JPS61240172A - 集積回路の試験方法 - Google Patents
集積回路の試験方法Info
- Publication number
- JPS61240172A JPS61240172A JP60081251A JP8125185A JPS61240172A JP S61240172 A JPS61240172 A JP S61240172A JP 60081251 A JP60081251 A JP 60081251A JP 8125185 A JP8125185 A JP 8125185A JP S61240172 A JPS61240172 A JP S61240172A
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- JP
- Japan
- Prior art keywords
- wire
- laser beam
- integrated circuit
- signal
- capacitive elements
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は集積回路の試験方法に関し、特に。
集積回路内の７リツプ７０ツブに付加された試験用容量
素子へレーザービームを照射することにより集積回路を
試験することに関する。
素子へレーザービームを照射することにより集積回路を
試験することに関する。
〔発明の技術的背景とその問題点）
集積回路の試験を効率よく行うため、回路内の７リツプ
７０ツブを多段に接続してシフトレジスタを形成し、回
路をスキャンデザイン化することが一般に行なわれてい
る。しかし、従来のスキャンデザイン化にしたがえば、
スキャンイン・アラ ゛ト端子、スキャンクロック
端子等の端子が必要となり、端子数が増化するという問
題点の他に、通 □常のフリップフロップをスキャ
ン用の７リツプ７ ′ロッゾに置き換えることによ
り素子領域が増大し。
７０ツブを多段に接続してシフトレジスタを形成し、回
路をスキャンデザイン化することが一般に行なわれてい
る。しかし、従来のスキャンデザイン化にしたがえば、
スキャンイン・アラ ゛ト端子、スキャンクロック
端子等の端子が必要となり、端子数が増化するという問
題点の他に、通 □常のフリップフロップをスキャ
ン用の７リツプ７ ′ロッゾに置き換えることによ
り素子領域が増大し。
また％７リツプ７０ッグを多段に接続すること、各フリ
ップフロップにスキャンクロックを供給することによ少
配線領域も増大して、チップ面積が増大するという問題
点があった。
ップフロップにスキャンクロックを供給することによ少
配線領域も増大して、チップ面積が増大するという問題
点があった。
本発明の目的は以上の問題点を解決して、チップ面積の
増大を抑え、かつ、チップの端子数を増加させないで集
積回路をスキャンデザイン化する方法を提供することを
目的とする。
増大を抑え、かつ、チップの端子数を増加させないで集
積回路をスキャンデザイン化する方法を提供することを
目的とする。
マスタースレーブ型のフリップフロップにおいて、７リ
ツプ７０ツブ内の或る信号線に２つの容量性素子を付加
し、その１つの容量性素子を介して電源線に接続し、他
の１つの容量性素子を介して接地線に接続し、容量性素
子の内の選択されたものへ電子−正孔対を発生させるよ
うにレーザビームを照射して該選択された容量性素子を
抵抗性にする。システムクロックの信号値を制御するこ
と、また、該信号線に信号を供給する容量性素子以外の
素子の抵抗値と比較して容量性素子の抵抗値が十分に小
さくなるように容量性素子を構成することによシ該信号
線の信号値を所望の値に設定できる。例えば、電源線に
接続する容量性素子にレーザビームを照射すれば、信号
線の電圧は電源電圧になり、接地線に接線する容量性素
子に照射すれば接地電圧になる。
ツプ７０ツブ内の或る信号線に２つの容量性素子を付加
し、その１つの容量性素子を介して電源線に接続し、他
の１つの容量性素子を介して接地線に接続し、容量性素
子の内の選択されたものへ電子−正孔対を発生させるよ
うにレーザビームを照射して該選択された容量性素子を
抵抗性にする。システムクロックの信号値を制御するこ
と、また、該信号線に信号を供給する容量性素子以外の
素子の抵抗値と比較して容量性素子の抵抗値が十分に小
さくなるように容量性素子を構成することによシ該信号
線の信号値を所望の値に設定できる。例えば、電源線に
接続する容量性素子にレーザビームを照射すれば、信号
線の電圧は電源電圧になり、接地線に接線する容量性素
子に照射すれば接地電圧になる。
以上のような方法でスキャンインを行った後。
７ システムクロックを動作してデータをフリップ
フロップに取シ込んでから、電源に接続する容量性素子
にレーザビームを照射することにより該信号線の信号値
を検出する。すなわち、信号線の電圧が接地電圧にあれ
ば電源から電流が流れ、電圧が電源電圧にあれば電流は
流れず、この差違を検出することにより該信号線の電圧
値を測定して、スキャンアウトを行う。
フロップに取シ込んでから、電源に接続する容量性素子
にレーザビームを照射することにより該信号線の信号値
を検出する。すなわち、信号線の電圧が接地電圧にあれ
ば電源から電流が流れ、電圧が電源電圧にあれば電流は
流れず、この差違を検出することにより該信号線の電圧
値を測定して、スキャンアウトを行う。
本発明に従えば、通常の７リツプ７０ツブ内の信号線に
容量性素子を２つ付加し、電源線、接地線に接続すれば
回路のスキャンデザイン化が達成できる。従来のスキャ
ンデザイン化の方法と比較すれば、スキャンデザイン化
にともなうチップ面積の増化は抑えられ、ｔたスキャン
用の端子を必要としない。
容量性素子を２つ付加し、電源線、接地線に接続すれば
回路のスキャンデザイン化が達成できる。従来のスキャ
ンデザイン化の方法と比較すれば、スキャンデザイン化
にともなうチップ面積の増化は抑えられ、ｔたスキャン
用の端子を必要としない。
本発明に従う具体例を、クロックドインバータを使用し
たマスタースレーブ型のフリップフロップの場合につい
て図１に示す。０ＭＯ８によるクロックドインバータの
構成例を図２に、ＮＭＯ８による構成例を図３に示す０
図１で容量性素子は信号線Ｎｌ、Ｎ２．Ｎ３．Ｎ４の内
どの信号線に付加してもよいが、−例としてＮ３に付加
する。スキャンインを行う場合は、クロックφｔ、 １
１％にしてクロックドインバータをオフ状態にする。こ
のとき、クロックドインバータＴ４はオン状態になるが
、容量性素子ＣＩ、ｃ２にレーザービームを照射して電
子−正孔対を発生させて抵抗性にしたときの抵抗値がク
ロックドインバータテ４ｔ−形成する素子の抵抗値より
も十分に小さくなるようにＣ１，０２を構成することに
よシ信号＠Ｎ３ｆ所望の電圧値に設定できる。レーザー
ビームｆｆ１ｃ１に照射すれば電源電圧になＬ Ｃ２に
照射すれば接地電圧になる。
たマスタースレーブ型のフリップフロップの場合につい
て図１に示す。０ＭＯ８によるクロックドインバータの
構成例を図２に、ＮＭＯ８による構成例を図３に示す０
図１で容量性素子は信号線Ｎｌ、Ｎ２．Ｎ３．Ｎ４の内
どの信号線に付加してもよいが、−例としてＮ３に付加
する。スキャンインを行う場合は、クロックφｔ、 １
１％にしてクロックドインバータをオフ状態にする。こ
のとき、クロックドインバータＴ４はオン状態になるが
、容量性素子ＣＩ、ｃ２にレーザービームを照射して電
子−正孔対を発生させて抵抗性にしたときの抵抗値がク
ロックドインバータテ４ｔ−形成する素子の抵抗値より
も十分に小さくなるようにＣ１，０２を構成することに
よシ信号＠Ｎ３ｆ所望の電圧値に設定できる。レーザー
ビームｆｆ１ｃ１に照射すれば電源電圧になＬ Ｃ２に
照射すれば接地電圧になる。
また、スキャンアウトするときは、クロックφを動作さ
せてデータ人力りの反転信号がＮ３に取り込まれ念後、
Ｃ１にレーザービームを照射し、電源電流の変化を検出
することによシＮ３の電圧を測定する。
せてデータ人力りの反転信号がＮ３に取り込まれ念後、
Ｃ１にレーザービームを照射し、電源電流の変化を検出
することによシＮ３の電圧を測定する。
第１図はクロックドインバーターを使用したスリップフ
ロップの場合に本発明の具体構成例を示す回路図、８２
２図は０ＭＯ８によるクロックドインバータの構成例、
第３図はＮＭＯ８によるクロックドインバータの構成例
である。 図において。 Ｄ・・・データ入力、 Ｑ、ＱＮ・・・データ出力ｔφ
ｔφ°°°システムクロック、Ｎｌ、Ｎ２．Ｎ３．Ｎ４
・・・信号ｉ％ｌ！ｓｃ１．ｃ２・・・容量性素子＊
”” 、Ｔ２４３１Ｔ４・・・クロックドインバータ、
ＭＱ、Ｍｌ・・・ＰチャンネルＭＯ８）ランジスタ、
Ｎ２ 、Ｎ３ 、Ｎ４ 、Ｎ５ 、Ｎ６１Ｍ７・・・Ｎ
チャンネルＭＯＳトランジスタ。 代理人 弁理士 則近憲佑（他１名） 第 １ 図 第 ２ 図 第３図
ロップの場合に本発明の具体構成例を示す回路図、８２
２図は０ＭＯ８によるクロックドインバータの構成例、
第３図はＮＭＯ８によるクロックドインバータの構成例
である。 図において。 Ｄ・・・データ入力、 Ｑ、ＱＮ・・・データ出力ｔφ
ｔφ°°°システムクロック、Ｎｌ、Ｎ２．Ｎ３．Ｎ４
・・・信号ｉ％ｌ！ｓｃ１．ｃ２・・・容量性素子＊
”” 、Ｔ２４３１Ｔ４・・・クロックドインバータ、
ＭＱ、Ｍｌ・・・ＰチャンネルＭＯ８）ランジスタ、
Ｎ２ 、Ｎ３ 、Ｎ４ 、Ｎ５ 、Ｎ６１Ｍ７・・・Ｎ
チャンネルＭＯＳトランジスタ。 代理人 弁理士 則近憲佑（他１名） 第 １ 図 第 ２ 図 第３図
Claims (1)
- マスタースレーブ型のフリップフロップにおいて、フリ
ップフロップ内の或る信号線に２つの容量性素子を付加
し、その１つを介して電源線に接続し、他の１つを介し
て接地線に接続し、容量性素子の内の選択されたものへ
電子−正孔対を発生させるようにレーザビームを照射し
て該選択された容量性素子を抵抗性にすることにより、
集積回路のスキャンイン・アウトを行うことを特徴とす
る集積回路の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60081251A JPS61240172A (ja) | 1985-04-18 | 1985-04-18 | 集積回路の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60081251A JPS61240172A (ja) | 1985-04-18 | 1985-04-18 | 集積回路の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61240172A true JPS61240172A (ja) | 1986-10-25 |
Family
ID=13741169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60081251A Pending JPS61240172A (ja) | 1985-04-18 | 1985-04-18 | 集積回路の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61240172A (ja) |
-
1985
- 1985-04-18 JP JP60081251A patent/JPS61240172A/ja active Pending
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