JPS61237503A - 整流回路 - Google Patents
整流回路Info
- Publication number
- JPS61237503A JPS61237503A JP7783085A JP7783085A JPS61237503A JP S61237503 A JPS61237503 A JP S61237503A JP 7783085 A JP7783085 A JP 7783085A JP 7783085 A JP7783085 A JP 7783085A JP S61237503 A JPS61237503 A JP S61237503A
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- JP
- Japan
- Prior art keywords
- detection
- output
- level
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Measurement Of Current Or Voltage (AREA)
- Rectifiers (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、整流回路に関し、特にオーディオ用増幅回路
の利得や出力レベルを制御するＡＧＣ（自動利得制御）
回路やＡ、ＬＣ（自動レベル制御）回路に用いられる整
流回路に関する。
の利得や出力レベルを制御するＡＧＣ（自動利得制御）
回路やＡ、ＬＣ（自動レベル制御）回路に用いられる整
流回路に関する。
ＡＧＣ回路やＡＬＣ回路等で用いられる整流口に要求さ
れる重要な性能のひとつは、その入力レベルの時間的な
変化に対する整流出力の応答の速さであり、特に入力レ
ベルが小さなレベルから大きなレベルへ変化した時の整
流出力の応答時間（以後これを「アタックタイム」と呼
ぶ」は、重要な要因である。
れる重要な性能のひとつは、その入力レベルの時間的な
変化に対する整流出力の応答の速さであり、特に入力レ
ベルが小さなレベルから大きなレベルへ変化した時の整
流出力の応答時間（以後これを「アタックタイム」と呼
ぶ」は、重要な要因である。
第２図を用いて、一般的な整流回路応答について説明す
る。整流回路に第２図（ａ）のような信号が入力された
時、その出力は、同図山）のようになるＯこの時のアタ
ックタイムがｔａである。同図（Ｃ）のように入力レベ
ルの変化量がより大きくなった場合の出力は、同図（ｄ
ｌのようになり、この時のアタックタイムｔａ’は、ｔ
ａより長くなる。
る。整流回路に第２図（ａ）のような信号が入力された
時、その出力は、同図山）のようになるＯこの時のアタ
ックタイムがｔａである。同図（Ｃ）のように入力レベ
ルの変化量がより大きくなった場合の出力は、同図（ｄ
ｌのようになり、この時のアタックタイムｔａ’は、ｔ
ａより長くなる。
ところで、テープレコーダー等音響機器に用いられる自
動利得制御装置ど使われる整流回路では、良好な聴感を
得るため、入力レベルの変化量が大きい時のアタックタ
イムは、入力レベルの変化量が大きい時のアタックタイ
ムは、入力レベルの変化量が小さい時のそれと同等もし
くは、それよりみじかい時間であることが求められるこ
とが多い。
動利得制御装置ど使われる整流回路では、良好な聴感を
得るため、入力レベルの変化量が大きい時のアタックタ
イムは、入力レベルの変化量が大きい時のアタックタイ
ムは、入力レベルの変化量が小さい時のそれと同等もし
くは、それよりみじかい時間であることが求められるこ
とが多い。
すなわち、ｔａ＝ｔａ’又はｔａ）ｔａ’である。
従来、それを実現するために第４図のような整流回路が
用いられてきた。すなわち、信号源１からの入力信号は
入力端子２′を介してトランジスタ１６のベースに加え
られる。トランジスタ１６はトランジスタ１７とともに
定電流源１８で駆動される差動回路を構成しており、入
力信号はトランジスタ１６のベース電位である接地レベ
ルと比較される。入力信号はトランジスタ２１と２２の
カレントミラーを介して端子２８に取り出されて抵抗２
３，２５、コンデンサ２４．２６とダイオード２７で整
流平滑されて端子２９に入力信号の正の半波に相等する
整流出力を得る。トランジスタ１９．２９は差動回路の
能動負荷を構成している。
用いられてきた。すなわち、信号源１からの入力信号は
入力端子２′を介してトランジスタ１６のベースに加え
られる。トランジスタ１６はトランジスタ１７とともに
定電流源１８で駆動される差動回路を構成しており、入
力信号はトランジスタ１６のベース電位である接地レベ
ルと比較される。入力信号はトランジスタ２１と２２の
カレントミラーを介して端子２８に取り出されて抵抗２
３，２５、コンデンサ２４．２６とダイオード２７で整
流平滑されて端子２９に入力信号の正の半波に相等する
整流出力を得る。トランジスタ１９．２９は差動回路の
能動負荷を構成している。
いま、小さな入力レベルから大きな入力゛レベルに変化
する信号が入力され、端子２８の電位が出力端子２９の
電位より、ダイオード２７の動作電圧分より高くなると
、ダイオード２７が導通し、抵抗２５によらずにダイオ
ード２７の動作抵抗により、アタックタイムが決定され
る。一般的に抵抗２５の抵抗値より、ダイオード２７の
動作抵抗の方が充分小さい為、大きい入力レベル時、ア
タックタイムが速くなる。
する信号が入力され、端子２８の電位が出力端子２９の
電位より、ダイオード２７の動作電圧分より高くなると
、ダイオード２７が導通し、抵抗２５によらずにダイオ
ード２７の動作抵抗により、アタックタイムが決定され
る。一般的に抵抗２５の抵抗値より、ダイオード２７の
動作抵抗の方が充分小さい為、大きい入力レベル時、ア
タックタイムが速くなる。
しかしながら、従来の整流回路では、アタックタイムが
速くなる入力レベルの大きさが、ダイオード２７の順方
向電圧ｖＦζこより決定されてしまい、この順方向電圧
ｖＦの変更は他の回路定数をも変えてしまうため、回路
設計上の自由度が制約されるという問題がある。
速くなる入力レベルの大きさが、ダイオード２７の順方
向電圧ｖＦζこより決定されてしまい、この順方向電圧
ｖＦの変更は他の回路定数をも変えてしまうため、回路
設計上の自由度が制約されるという問題がある。
本発明によれば、入力信号を増幅する増幅器と、この増
幅出力をベースに受ける第１の検波トランジスタと、こ
の第１の検波トランジスタのベース・エミッタ間に同じ
ＰＮ接合方向に接続される第１のダイオードと、増幅器
の出力をベースに受け、エミッタに順方向バイアスされ
る第２の検波トランジスタと、第１および第２の検波ト
ランジスタのコレクタ出力を受ける平滑回路と、この平
滑回路から整流出力を取り出す手段とを有する整流回路
を得る。
幅出力をベースに受ける第１の検波トランジスタと、こ
の第１の検波トランジスタのベース・エミッタ間に同じ
ＰＮ接合方向に接続される第１のダイオードと、増幅器
の出力をベースに受け、エミッタに順方向バイアスされ
る第２の検波トランジスタと、第１および第２の検波ト
ランジスタのコレクタ出力を受ける平滑回路と、この平
滑回路から整流出力を取り出す手段とを有する整流回路
を得る。
次に１本発明について図面を参照して説明する。
第１図は本発明の一実Ｉ准例の回路図である。トランジ
スタ６．７（以下トランジスタＴ、と示す）は差動構成
をなし、定電流源８によりバイアスされている。Ｔｒ３
＋４は同一極性のトランジスタでカレントミラー構成を
し、差動増幅器の負荷となっている。Ｔｒ ３のコレク
タとＴ「 ６のコレクタの間に抵抗５を有し、Ｔ、３の
コレクタにＩｌｌ 。
スタ６．７（以下トランジスタＴ、と示す）は差動構成
をなし、定電流源８によりバイアスされている。Ｔｒ３
＋４は同一極性のトランジスタでカレントミラー構成を
し、差動増幅器の負荷となっている。Ｔｒ ３のコレク
タとＴ「 ６のコレクタの間に抵抗５を有し、Ｔ、３の
コレクタにＩｌｌ 。
９のベース及びＴ「１４のコレクタとベースが接続され
ている。入力端２が無信号の状態では、Ｔ「３とＴｒ４
のコレクタ電流が等しい為、Ｔ「１４に電流は流れな
い。したがってＴ「１４とカレントミラー構成のＴｒ９
もＯＦ’Ｆ 状態になる。信号源１より、入力端２に
信号が印加されると、Ｔ「９ により検波され、そのコ
レクタに正の半波整流波形が出力される。そしてＴｒ９
のコレクタに接続された抵抗１１．コンデンサ１２に
より平滑され直流化される。従って出力端１３ζこは、
入力端２に印加された信号の大きさにほぼ比例直流電圧
が現われる。
ている。入力端２が無信号の状態では、Ｔ「３とＴｒ４
のコレクタ電流が等しい為、Ｔ「１４に電流は流れな
い。したがってＴ「１４とカレントミラー構成のＴｒ９
もＯＦ’Ｆ 状態になる。信号源１より、入力端２に
信号が印加されると、Ｔ「９ により検波され、そのコ
レクタに正の半波整流波形が出力される。そしてＴｒ９
のコレクタに接続された抵抗１１．コンデンサ１２に
より平滑され直流化される。従って出力端１３ζこは、
入力端２に印加された信号の大きさにほぼ比例直流電圧
が現われる。
また、Ｔ「１０のベースは、Ｔｒ６ のコレクタに接続
されていて、エミッタには、負荷であるＴ「接続されて
いる。従ってＴｒｌＯはＴｒ６ のコレクタ電位Ｔｒ１
５，１０ を導通ずる電圧以上になった時に動作する。
されていて、エミッタには、負荷であるＴ「接続されて
いる。従ってＴｒｌＯはＴｒ６ のコレクタ電位Ｔｒ１
５，１０ を導通ずる電圧以上になった時に動作する。
すなわち、抵抗５での電圧降下−／）ｆＴｒｉｏ導通電
圧以上になった時動作する。そして、ＴｒｌＯのコレク
タは、Ｔｒ９ のコレクタと接続すれているので、出力
端１３に現われる出方電流は、Ｔｒ９．１０の両方を晒
し合わせたものたなる。つまり、コンデンサ１２への光
電電流は、Ｔｒ９１ＣよるものにＴｒ １０ｆこよろも
のが足し合わされ１時定数が速くなり、アタックタイム
も速くなる。
圧以上になった時動作する。そして、ＴｒｌＯのコレク
タは、Ｔｒ９ のコレクタと接続すれているので、出力
端１３に現われる出方電流は、Ｔｒ９．１０の両方を晒
し合わせたものたなる。つまり、コンデンサ１２への光
電電流は、Ｔｒ９１ＣよるものにＴｒ １０ｆこよろも
のが足し合わされ１時定数が速くなり、アタックタイム
も速くなる。
そして、Ｔ ｒ １０が動作し初める入力信号のレベル
は、抵抗５及び定電流源８の電流量により容易に任意に
設定することができる。この点従来（３Ｊの第４図では
、ダイオード２７が導通する入力信号レベルは、定電流
源１８、抵抗２３で決定できるが、抵抗２３を変更する
と、他特性へ影響するため、抵抗２５、コンデンサ２４
．２６も合せて。
は、抵抗５及び定電流源８の電流量により容易に任意に
設定することができる。この点従来（３Ｊの第４図では
、ダイオード２７が導通する入力信号レベルは、定電流
源１８、抵抗２３で決定できるが、抵抗２３を変更する
と、他特性へ影響するため、抵抗２５、コンデンサ２４
．２６も合せて。
総合的に変更しなければならず、不都合であった。
第１図では、正の半波整流をする場合についての例であ
るが、負の半波整流、また全波整流の場合でも同様の目
的が達つせられることは言うまでもない。
るが、負の半波整流、また全波整流の場合でも同様の目
的が達つせられることは言うまでもない。
又、第１図の回路では、正・負側電源を用いた場合の回
路であるが、正または、負の単一電源を用いても実現で
きる。
路であるが、正または、負の単一電源を用いても実現で
きる。
＠３図に本発明を正波整流で、正の単電源を用いた場合
の具体例を示す。第３図において、第１図と対応する部
分については、同一番号で示し、説明をはぶく。第３図
において、コンデンサ３０は、信号源１の入力結合コン
デンサであり、抵抗３１．３２．３３及びＴｒ３４，３
５、コンデンサ３７は、差動増幅器に所定のバイアスを
与える為の回路である。Ｔ「３６は、Ｔｒ９，１０ に
よる整流出力をさらに増１喝する目的のものである。
の具体例を示す。第３図において、第１図と対応する部
分については、同一番号で示し、説明をはぶく。第３図
において、コンデンサ３０は、信号源１の入力結合コン
デンサであり、抵抗３１．３２．３３及びＴｒ３４，３
５、コンデンサ３７は、差動増幅器に所定のバイアスを
与える為の回路である。Ｔ「３６は、Ｔｒ９，１０ に
よる整流出力をさらに増１喝する目的のものである。
以上説明したように、本発明は、信号変化量が大きい時
のアタックタイムを、それが小さい時より、より速くす
る整流回路を回路設計のより大きな自由度を持って実現
できる。
のアタックタイムを、それが小さい時より、より速くす
る整流回路を回路設計のより大きな自由度を持って実現
できる。
さらに、本発明を集積回路化した場合、従来例では、＠
３図における端子２８．２９は集積回路の外部端子とし
て取り出す必要があるが、本発明では、それに対応する
ものとしては、第１図における端子１３のみであるので
、集積回路化した場合の外部端子の数を減らすことがで
きる。
３図における端子２８．２９は集積回路の外部端子とし
て取り出す必要があるが、本発明では、それに対応する
ものとしては、第１図における端子１３のみであるので
、集積回路化した場合の外部端子の数を減らすことがで
きる。
第１図は、本発明の一実施例を示す回路図であり、第２
図は、一般的な整流回路での入−出力波形の概略図で、
同図ｔａ）はある瞬間に瞬時にレベルが増加する信号の
波形、同図（ｂ）は同図（ａ）の信号が入力された時の
整流回路の出力波形、同図（Ｃ）は同図（ａ）より信号
の変化量が大きい場合の信号の波形同図ｆｄ）は同図（
Ｃ）に対する出力波形である。第３図は本発明のさらに
具体的な実施例の回路図である。 第４図は従来の整流回路の回路図である。 １．１′・・・・・・信号源、２．２′・・・・・・入
力端子、３゜４．６，７．９，１０，１４，１５．１６
，１７゜１９．２０，２１，２２，３４，３５．３６・
・・・・・トランジスタ、５，１１，２３，２５，３１
゜３２．３３・・・・・・抵抗、８，１８・・・・・・
定電流源、１２．２４，２６，３０．３７・・・・・・
コンデンサ、１３・・・・・・出力端子、２７・・・・
・・ダイオード、２８゜２９・・・・・・端子。 代理人 弁理士 内 原 晋、′’、、ｉ：、＋
′、 ？％・１＼、−−１゛ ＋７ ／ イ乞４う１ｋ Ｚ−１ω トジンシ゛
ズグ２ 人ガ［了 ／／ 救婉 ３〜４．Ｖランシ゛ズダ ／Ｚ ゴ〉プＣ１す、
ｆ、［坑 ／３ 出力、煽子２〜７ト３！シ
ヲスグ ／４ησ トランジス７３ 淀電邦ｔδ
？ （−ｂン
（ｄ）半 ２ 図 第 ３ 直 ｔ イｇ−ｔ ンデと
７３ ）１こ 力ｘ町哨ン
モヂ一２、 人ガ渇子 Ｍ／ｆ ｌ−ラ）
ン゛スダ３ル４ ト２ンジズダ 〃 入
ガ話合コ乃ワサ５、−＃ 謂’ｆ−Ｊ／〜３３ 抵
抗ｔ〜７ トヲシジスダ ３４〜％ Ｆ
ランジスグＩ 戻電蒲即歌 ３７ ゴ乃うナ
２−１々２ トランジスｙ ／ｌ ホ艮坑 ／２ ゴンテパ〕勺１
図は、一般的な整流回路での入−出力波形の概略図で、
同図ｔａ）はある瞬間に瞬時にレベルが増加する信号の
波形、同図（ｂ）は同図（ａ）の信号が入力された時の
整流回路の出力波形、同図（Ｃ）は同図（ａ）より信号
の変化量が大きい場合の信号の波形同図ｆｄ）は同図（
Ｃ）に対する出力波形である。第３図は本発明のさらに
具体的な実施例の回路図である。 第４図は従来の整流回路の回路図である。 １．１′・・・・・・信号源、２．２′・・・・・・入
力端子、３゜４．６，７．９，１０，１４，１５．１６
，１７゜１９．２０，２１，２２，３４，３５．３６・
・・・・・トランジスタ、５，１１，２３，２５，３１
゜３２．３３・・・・・・抵抗、８，１８・・・・・・
定電流源、１２．２４，２６，３０．３７・・・・・・
コンデンサ、１３・・・・・・出力端子、２７・・・・
・・ダイオード、２８゜２９・・・・・・端子。 代理人 弁理士 内 原 晋、′’、、ｉ：、＋
′、 ？％・１＼、−−１゛ ＋７ ／ イ乞４う１ｋ Ｚ−１ω トジンシ゛
ズグ２ 人ガ［了 ／／ 救婉 ３〜４．Ｖランシ゛ズダ ／Ｚ ゴ〉プＣ１す、
ｆ、［坑 ／３ 出力、煽子２〜７ト３！シ
ヲスグ ／４ησ トランジス７３ 淀電邦ｔδ
？ （−ｂン
（ｄ）半 ２ 図 第 ３ 直 ｔ イｇ−ｔ ンデと
７３ ）１こ 力ｘ町哨ン
モヂ一２、 人ガ渇子 Ｍ／ｆ ｌ−ラ）
ン゛スダ３ル４ ト２ンジズダ 〃 入
ガ話合コ乃ワサ５、−＃ 謂’ｆ−Ｊ／〜３３ 抵
抗ｔ〜７ トヲシジスダ ３４〜％ Ｆ
ランジスグＩ 戻電蒲即歌 ３７ ゴ乃うナ
２−１々２ トランジスｙ ／ｌ ホ艮坑 ／２ ゴンテパ〕勺１
Claims (1)
- 入力信号を受ける増幅器と、この増幅器の出力をベース
に受け第１の検波レベルをもつ第１の検波トランジスタ
と、前記増幅器の出力をベースに受け前記第１の検波レ
ベルとは異なる第２の検波レベルをもつ第２の検波トラ
ンジスタと、前記第１および第２の検波トランジスタの
出力を受ける平滑回路と、該平滑回路から出力を取り出
す手段とを有することを特徴とする整流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7783085A JPS61237503A (ja) | 1985-04-12 | 1985-04-12 | 整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7783085A JPS61237503A (ja) | 1985-04-12 | 1985-04-12 | 整流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61237503A true JPS61237503A (ja) | 1986-10-22 |
| JPH0226404B2 JPH0226404B2 (ja) | 1990-06-11 |
Family
ID=13644955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7783085A Granted JPS61237503A (ja) | 1985-04-12 | 1985-04-12 | 整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61237503A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999037019A1 (en) * | 1998-01-20 | 1999-07-22 | T.I.F. Co., Ltd. | Detector circuit |
-
1985
- 1985-04-12 JP JP7783085A patent/JPS61237503A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999037019A1 (en) * | 1998-01-20 | 1999-07-22 | T.I.F. Co., Ltd. | Detector circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0226404B2 (ja) | 1990-06-11 |
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