JPS61234080A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、非晶質シリコン等の半導体薄膜を用いた薄膜
トランジスタ（ＴＰＴ）の製造方法に関する。
トランジスタ（ＴＰＴ）の製造方法に関する。
近年、薄膜形成技術の進歩によシ良質の非晶質シリコン
半導体薄膜が得られるようになシ、また、液晶素子部動
用のトランジスタとして有用なことから、ＴＰＴが注目
されている。
半導体薄膜が得られるようになシ、また、液晶素子部動
用のトランジスタとして有用なことから、ＴＰＴが注目
されている。
初期のＴＰＴ構造は、第２図に示す如く基板１１にゲー
ト電極２、このゲート電極を覆うように設けられた窒化
シリコンからなる絶縁層３及びこの層上に非晶質シリコ
ンから成る半導体層４、さらにこの半導体層上に並置し
てソース電極６とドレイン電極７を設けたものであった
。
ト電極２、このゲート電極を覆うように設けられた窒化
シリコンからなる絶縁層３及びこの層上に非晶質シリコ
ンから成る半導体層４、さらにこの半導体層上に並置し
てソース電極６とドレイン電極７を設けたものであった
。
しかし、この構造では非晶質シリコンから成る半導体層
とソース電極及びドレイン１！極との間に十分なオーミ
、り接触（使用される構造にいちじるしい寄生のインピ
ーダンスを付加することもなく、トランジスタの特性に
影響するほどに半導体層中の平衡状態でのキャリア密度
を変化させることのない接触として定義）が形成されず
、ゲート電極に一定電圧（ＶＣ）を印加し、ソース電極
とドレイン電極間の電圧（Ｖｏ ）を変化させた際、ソ
ース電極とドレイン電極間を流れる電流（ＩＤ）は、Ｖ
Ｄが小さい領域で殆んど変らず、ｖＤ−Ｉ Ｄ特性は歪
んだものとなっていた。
とソース電極及びドレイン１！極との間に十分なオーミ
、り接触（使用される構造にいちじるしい寄生のインピ
ーダンスを付加することもなく、トランジスタの特性に
影響するほどに半導体層中の平衡状態でのキャリア密度
を変化させることのない接触として定義）が形成されず
、ゲート電極に一定電圧（ＶＣ）を印加し、ソース電極
とドレイン電極間の電圧（Ｖｏ ）を変化させた際、ソ
ース電極とドレイン電極間を流れる電流（ＩＤ）は、Ｖ
Ｄが小さい領域で殆んど変らず、ｖＤ−Ｉ Ｄ特性は歪
んだものとなっていた。
そζで改良されたのが、非晶質シリコン半導体層の形成
と連続して、この半導体層の表面に燐ドープシリコン層
５（ｎ＋層）を形成する方法である。
と連続して、この半導体層の表面に燐ドープシリコン層
５（ｎ＋層）を形成する方法である。
これによってソース電極及びドレイン電極と半導体層間
にｎ中層を介して良好なオーミ、り接触が形成されるよ
うになった。
にｎ中層を介して良好なオーミ、り接触が形成されるよ
うになった。
このｎ中層の形成は、シリコンと水素の化合物から成る
母体ガスと、燐と水素との化合物であるドーピングガス
を堆積室内に共存させてグロー放電を起して形成してい
る。このｎ中層である燐をドープした燐ドープシリコン
層５ｔｊ：、１０”Ω〆清以下の抵抗値を示すが、反面
、ｎ中層を形成する際、ドーピングガスの燐は堆積室内
を汚染し、１０９Ω／−以上の抵抗値を必要とする非晶
質シリコン半導体層４にとっては燐は有害なものとなる
。
母体ガスと、燐と水素との化合物であるドーピングガス
を堆積室内に共存させてグロー放電を起して形成してい
る。このｎ中層である燐をドープした燐ドープシリコン
層５ｔｊ：、１０”Ω〆清以下の抵抗値を示すが、反面
、ｎ中層を形成する際、ドーピングガスの燐は堆積室内
を汚染し、１０９Ω／−以上の抵抗値を必要とする非晶
質シリコン半導体層４にとっては燐は有害なものとなる
。
従って、非晶質シリコン半導体層４と燐ドープシリコン
層５を形成後、同堆積室を繰シ返し使用することは、非
晶質シリコン半導体Ｎ７Ｊ４の汚染上、不可能であシ、
堆積室内は半導体層とｎ中層を形成するのに要した時間
と同程度の時間をかけてエツチングしてクリーニングす
る必要があり、非晶質シリコン膜の成膜能率が悪いとい
う問題があった。
層５を形成後、同堆積室を繰シ返し使用することは、非
晶質シリコン半導体Ｎ７Ｊ４の汚染上、不可能であシ、
堆積室内は半導体層とｎ中層を形成するのに要した時間
と同程度の時間をかけてエツチングしてクリーニングす
る必要があり、非晶質シリコン膜の成膜能率が悪いとい
う問題があった。
本発明は、上述の如き問題点を解決した形成プロセスか
ら成るＴＰＴの製造方法を提供するものである。
ら成るＴＰＴの製造方法を提供するものである。
本発明のＴＰＴの製造方法は、非晶質シリコン半導体層
を形成した後の不純物ドープシリコン層とソース電極と
ドレイン電極の形成は、ソース電極とドレイン電極を形
成する工程で、周期律表窒素族元素を含有させた合金あ
るいは窒素族元素との金属化合物を電極形成材として用
い、非晶質シリコン半導体層の表面に窒素族元素を含有
したソース電極とドレイン電極として形成し、電極と非
晶質シリコン半導体層との界面にｎ中層を形成させたこ
とを有している。
を形成した後の不純物ドープシリコン層とソース電極と
ドレイン電極の形成は、ソース電極とドレイン電極を形
成する工程で、周期律表窒素族元素を含有させた合金あ
るいは窒素族元素との金属化合物を電極形成材として用
い、非晶質シリコン半導体層の表面に窒素族元素を含有
したソース電極とドレイン電極として形成し、電極と非
晶質シリコン半導体層との界面にｎ中層を形成させたこ
とを有している。
次に、本発明の実施例について図面を参照して親羽する
。
。
第１図は本発明の実施例のＴＰＴ構造を模式的に示しで
ある。
ある。
第１実施例
先ず、ガラス基板１にクロム膜を１４００〜１６００Ａ
蒸着後、レジストパター１を形成し、これをマスクとし
てクロム膜をエツチングした後、レジストパターンを除
去してゲート電極２を形成する。
蒸着後、レジストパター１を形成し、これをマスクとし
てクロム膜をエツチングした後、レジストパターンを除
去してゲート電極２を形成する。
次に、プラズマＣＶＤ法によシゲート電極２上にゲート
絶縁膜となる厚さ３０００Ａの窒化シリコン膜３を堆積
し、さらにこの上に厚さ３０００Ａの非晶質シリコン半
導体膜を堆積した後、ゲート電極２と整合をとるように
レジストパターンを形成して非晶質シリコン半導体膜を
エツチング除去し非晶質シリコン半導体層４を形成する
。最後に、ソース電極１１とドレイン電極１２の電極材
として、ｎ中層を形成する窒素族元素のうち燐を０．１
−以下含有させたクロム−燐合金を用いて、スパッター
法で厚さ３０００Ａのクロム−燐合金膜を堆積、パター
ニングしてソース電極１１とドレイン電極１２としてエ
ツチング形成しＴＰＴは完成した。
絶縁膜となる厚さ３０００Ａの窒化シリコン膜３を堆積
し、さらにこの上に厚さ３０００Ａの非晶質シリコン半
導体膜を堆積した後、ゲート電極２と整合をとるように
レジストパターンを形成して非晶質シリコン半導体膜を
エツチング除去し非晶質シリコン半導体層４を形成する
。最後に、ソース電極１１とドレイン電極１２の電極材
として、ｎ中層を形成する窒素族元素のうち燐を０．１
−以下含有させたクロム−燐合金を用いて、スパッター
法で厚さ３０００Ａのクロム−燐合金膜を堆積、パター
ニングしてソース電極１１とドレイン電極１２としてエ
ツチング形成しＴＰＴは完成した。
第２実施例
非晶質シリコン半導体層４までを第１実施例と同じ方法
で形成後、ソース電極１１とドレイン電−１２の電極材
として、窒素族元素のうち燐を０．１％以下含有させた
銀−燐合金を用いて、スパッター法で厚さ３０００Ａの
銀−燐合金膜を堆積、パターニングしてソース電極１１
とドレイン電極１２としてエツチング形成しＴＰＴは完
成した。
で形成後、ソース電極１１とドレイン電−１２の電極材
として、窒素族元素のうち燐を０．１％以下含有させた
銀−燐合金を用いて、スパッター法で厚さ３０００Ａの
銀−燐合金膜を堆積、パターニングしてソース電極１１
とドレイン電極１２としてエツチング形成しＴＰＴは完
成した。
こうして得られたＴＰＴの特性評価を行った結果、Ｉ
Ｄ −Ｖｃ特性は従来の燐をドープした不純物ドープシ
リコン層から成るｎ中層の構造を持ったＴＰＴと同等の
特性を示し、非晶質シリコン半導体層とソース電極ある
いはドレイン電極との間にオーミック接触は形成されて
いると言える。
Ｄ −Ｖｃ特性は従来の燐をドープした不純物ドープシ
リコン層から成るｎ中層の構造を持ったＴＰＴと同等の
特性を示し、非晶質シリコン半導体層とソース電極ある
いはドレイン電極との間にオーミック接触は形成されて
いると言える。
なお、本発明の実施例は、窒化シリコン絶縁層と非晶質
シリコン半導体層と燐ドープシリコン層を連続堆積後、
ソース電極とドレイン電極を形成する従来法に対して述
べたが、別法として、第１窒化シリコン絶縁層と非晶質
シリコン半導体層と第２窒化シリコン絶縁層を堆積し、
ソース電極とドレイン電極を形成する部分の第２窒化シ
リコン絶縁層を除去後、非晶質シリコン半導体層上に燐
ドーグシリコン層を形成して、ソース電極とドレイン電
極を形成する従来法に対しても同様の効果がある。
シリコン半導体層と燐ドープシリコン層を連続堆積後、
ソース電極とドレイン電極を形成する従来法に対して述
べたが、別法として、第１窒化シリコン絶縁層と非晶質
シリコン半導体層と第２窒化シリコン絶縁層を堆積し、
ソース電極とドレイン電極を形成する部分の第２窒化シ
リコン絶縁層を除去後、非晶質シリコン半導体層上に燐
ドーグシリコン層を形成して、ソース電極とドレイン電
極を形成する従来法に対しても同様の効果がある。
以上説明したように本発明によれば、非晶質シリコン半
導体層とソース電極とドレイン電極との間のｎ中層形成
を、非晶質シリコン半導体層を形成するプラズマＣＶＤ
装置で行わないため、非晶質シリコン牛導体層にとって
有害となる燐による堆積室の汚染がなく、堆積室の繰り
返し使用が可能となる。また、’ｌ’Ｆ’ｒ形成プロセ
スとしてもドーピングガスによるｎ中層形成の工程が省
略できる効果がある。
導体層とソース電極とドレイン電極との間のｎ中層形成
を、非晶質シリコン半導体層を形成するプラズマＣＶＤ
装置で行わないため、非晶質シリコン牛導体層にとって
有害となる燐による堆積室の汚染がなく、堆積室の繰り
返し使用が可能となる。また、’ｌ’Ｆ’ｒ形成プロセ
スとしてもドーピングガスによるｎ中層形成の工程が省
略できる効果がある。
なお、本発明は上述の実施例に限定されず、ｎ中層の形
成が可能な周期律窒素族元素との合金および化合物、例
えば、銀−ヒ素、嫁−アンチモン、金−ヒ素、金−アン
チモン、チタン−アンチモン、４！ヲ用いても形成する
ことが出来る。
成が可能な周期律窒素族元素との合金および化合物、例
えば、銀−ヒ素、嫁−アンチモン、金−ヒ素、金−アン
チモン、チタン−アンチモン、４！ヲ用いても形成する
ことが出来る。
第１図は本発明の実施例の構造のＴ Ｆ Ｔ断面図、第
２図は従来構造のＴＰＴの断面図である。 １・・・・・・ガラス基板、２・・・・・・グー）１に
極、３・・・・・・？化シリコン膜、４・・・・・・非
晶質シリコン半導体層、５・・・・・・燐ドープシリコ
ン層、６・・・・・・ソース″＊Ｍ、７・・・・・・ド
レイン電極、１１・・・・・・本発明によるソース電極
、１２・・・・・・本発明によるドレイン電極。
２図は従来構造のＴＰＴの断面図である。 １・・・・・・ガラス基板、２・・・・・・グー）１に
極、３・・・・・・？化シリコン膜、４・・・・・・非
晶質シリコン半導体層、５・・・・・・燐ドープシリコ
ン層、６・・・・・・ソース″＊Ｍ、７・・・・・・ド
レイン電極、１１・・・・・・本発明によるソース電極
、１２・・・・・・本発明によるドレイン電極。
Claims (1)
- 透明基板上にゲート電極を形成し、このゲート電極を覆
うようにゲート絶縁膜を形成後、この絶縁膜を介して非
晶質シリコン半導体層と元素をドープした不純物ドープ
シリコン層を堆積し、この不純物ドープシリコン層の表
面にソース電極とドレイン電極を形成して成る薄膜トラ
ンジスタの製造方法において、前記不純物ドープシリコ
ン層とソース電極とドレイン電極の形成は、ソース電極
とドレイン電極を形成する工程で、周期律表窒素族元素
を含有させた合金あるいは窒素族元素との金属化合物を
電極形成材として用い非晶質シリコン半導体層の表面に
窒素族元素を含有したソース電極とドレイン電極として
形成し、電極と非晶質シリコン半導体層との界面に不純
物層を形成させたことを特徴とする薄膜トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7572885A JPS61234080A (ja) | 1985-04-10 | 1985-04-10 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7572885A JPS61234080A (ja) | 1985-04-10 | 1985-04-10 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61234080A true JPS61234080A (ja) | 1986-10-18 |
Family
ID=13584619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7572885A Pending JPS61234080A (ja) | 1985-04-10 | 1985-04-10 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61234080A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0344968A (ja) * | 1989-07-12 | 1991-02-26 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1985
- 1985-04-10 JP JP7572885A patent/JPS61234080A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0344968A (ja) * | 1989-07-12 | 1991-02-26 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
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