JPS61234025A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61234025A JPS61234025A JP7572385A JP7572385A JPS61234025A JP S61234025 A JPS61234025 A JP S61234025A JP 7572385 A JP7572385 A JP 7572385A JP 7572385 A JP7572385 A JP 7572385A JP S61234025 A JPS61234025 A JP S61234025A
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- JP
- Japan
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- pattern
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- aluminum
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路における金属配線層によって
形成された数字、文字、記号の表示に関するものである
。
形成された数字、文字、記号の表示に関するものである
。
最近、半導体集積回路の素子規模の増大、高密度化の必
要に伴い多層配線プロセスが多用されるようになってき
ており。ＩＣチップの品名、ノくラド番号、ブロック名
、配線層、設計年度、熾子記号などを、上層の金属配線
で表示していた、。
要に伴い多層配線プロセスが多用されるようになってき
ており。ＩＣチップの品名、ノくラド番号、ブロック名
、配線層、設計年度、熾子記号などを、上層の金属配線
で表示していた、。
従来、マスタースライスで品名や端子記号を変更する場
合や、金属配線層のみで修正を行う際、品名、端子記号
を表示している金属配線層を変更する為、回路的には不
要な修正にもかかわらずマスクを作り直していた。マス
タースライスの品種数が多い場合は、品種数の分だけ余
分のマスクを必要とする。又、大規模ＬＳＩに於いては
開発工期を短縮する為、回路的な不具合を金部配線の変
更だけで対処できるような種々の対策を行なっているの
で、配線の一部を変更する場合が多くなっており、不必
要な修正を行うことは開発費の増加につながるし、設計
ミスを一発するという欠点がある。
合や、金属配線層のみで修正を行う際、品名、端子記号
を表示している金属配線層を変更する為、回路的には不
要な修正にもかかわらずマスクを作り直していた。マス
タースライスの品種数が多い場合は、品種数の分だけ余
分のマスクを必要とする。又、大規模ＬＳＩに於いては
開発工期を短縮する為、回路的な不具合を金部配線の変
更だけで対処できるような種々の対策を行なっているの
で、配線の一部を変更する場合が多くなっており、不必
要な修正を行うことは開発費の増加につながるし、設計
ミスを一発するという欠点がある。
本発明によｎば多層配線を用いたモノリシックＩＣに於
いて、マスタスライスや回路変更によって一部の金属配
線層のパターンを変更する場合、配線金属層のうち、回
路的に修正が必要な金屑ノーのみのパターンを変更しか
つ数字などの表示部分を変更することが可能な半導体装
置を得る。
いて、マスタスライスや回路変更によって一部の金属配
線層のパターンを変更する場合、配線金属層のうち、回
路的に修正が必要な金屑ノーのみのパターンを変更しか
つ数字などの表示部分を変更することが可能な半導体装
置を得る。
本発明によれば、回路的に不必要な金属のパターンを変
更せずに、表示を変えることが出来るため余分のマスク
を製造することがなく又設計ミスの低減することが出来
る。
更せずに、表示を変えることが出来るため余分のマスク
を製造することがなく又設計ミスの低減することが出来
る。
又、本発明による金属配線の表示は、複数の金属層によ
って立体的に構成さｎるので表示部分の面積を縮少化す
ることが出来る。さらに金属層によって、反射強度が変
化する性質を用いて自動パターン認識を行なう場合には
、多様な応用が可能である。
って立体的に構成さｎるので表示部分の面積を縮少化す
ることが出来る。さらに金属層によって、反射強度が変
化する性質を用いて自動パターン認識を行なう場合には
、多様な応用が可能である。
次に本発明を実施例を用い、図面を参照して説明する。
第１図は、本発明の第１の実施例を示す平面図であり、
１１は第２層のＭパターン、１２は第１層のＭパターン
、１３はベレット完成後のＭパターンを示す。通常のバ
イポーラプロセス又はＭＯＳプロセスに於いて拡散終了
後コンタクトのフォトエツチング工程により酸化膜に窓
開けする。次に第１層のＭ蒸着を行なった後、フォトエ
ツチングを行なって第１層のＭパターンを形成すると伴
にパターン１２を酸化膜上に形成する。第１層のＭとコ
ンタクト部とのオーミツクコ／タクトをとる為４００〜
５００℃１５分程度の熱処理を行なりた後、チッ化膜な
どを１μの厚さにＣＶＤ成長する。次に、第１層の態と
第２層のＭを接続するためのスルーホール工程のフォト
エツチング工程を行い、眉間絶縁膜をドライエツチング
によって窓開けした後、第２層のＭ蒸着を行う。第２層
のＭをパターニングによって、配線パターンを形成する
と同時に品名Ｃ１１ｌｌのパターンを形成する。最終的
なＭパターンは、パターン１１と１２とを重ねたものと
な抄品名Ｃｌｌｌ０のパターン１３となる。
１１は第２層のＭパターン、１２は第１層のＭパターン
、１３はベレット完成後のＭパターンを示す。通常のバ
イポーラプロセス又はＭＯＳプロセスに於いて拡散終了
後コンタクトのフォトエツチング工程により酸化膜に窓
開けする。次に第１層のＭ蒸着を行なった後、フォトエ
ツチングを行なって第１層のＭパターンを形成すると伴
にパターン１２を酸化膜上に形成する。第１層のＭとコ
ンタクト部とのオーミツクコ／タクトをとる為４００〜
５００℃１５分程度の熱処理を行なりた後、チッ化膜な
どを１μの厚さにＣＶＤ成長する。次に、第１層の態と
第２層のＭを接続するためのスルーホール工程のフォト
エツチング工程を行い、眉間絶縁膜をドライエツチング
によって窓開けした後、第２層のＭ蒸着を行う。第２層
のＭをパターニングによって、配線パターンを形成する
と同時に品名Ｃ１１ｌｌのパターンを形成する。最終的
なＭパターンは、パターン１１と１２とを重ねたものと
な抄品名Ｃｌｌｌ０のパターン１３となる。
Ｍマスタスライスを第１層のＭパターンのみの変更で行
う場合のパターン１２を削除すれば品名Ｃ１１ｌｌとな
る。従って第２層のマスクパターンを変更して、Ｃ１１
１０の品名を作る必要はなく、第２０Ａ１マスｌパ１ｌ
−７は製ＡＣＩＩＩＯ，Ｃ１１ｌｌに共通に使用できる
。
う場合のパターン１２を削除すれば品名Ｃ１１ｌｌとな
る。従って第２層のマスクパターンを変更して、Ｃ１１
１０の品名を作る必要はなく、第２０Ａ１マスｌパ１ｌ
−７は製ＡＣＩＩＩＯ，Ｃ１１ｌｌに共通に使用できる
。
第２図は、本発明の第２の実施例を始す平面図であり、
第２層のＭパターン２１と第１層のＭパターン２２とか
つ２３に示す合成されたＭ数字パターニング”が作らｎ
る。
第２層のＭパターン２１と第１層のＭパターン２２とか
つ２３に示す合成されたＭ数字パターニング”が作らｎ
る。
従って、前述したようにＣ１１ｌｌのマスタスライス品
であるＣ１１１４は、第１層のＭパターンのみがＣ１１
ｌｌと変わるようにパターン設計を行うことによって、
第２層のマスクは共通に使用でき、製造ラインでのマス
ク管理も簡略化を計ることができる。
であるＣ１１１４は、第１層のＭパターンのみがＣ１１
ｌｌと変わるようにパターン設計を行うことによって、
第２層のマスクは共通に使用でき、製造ラインでのマス
ク管理も簡略化を計ることができる。
第３図は、本発明の第３の実施例であり、３１は、第１
のＭ配線層による製品名パターン、３２は第２のＭ配線
層による修正パターン、３３は、第１、第２０Ｍパター
ンを重ねた製品パターンを示す。３２に示すように四角
のアルミニウムパターンは、数字５と重なり合うことに
よって光学的に判読が困難となり品名は１２３４−０６
と認識する。修正パターンは、上層のアルミニウム
パターンで形成すると重なり合りた部分の下層パターン
の１目かくし効果”は一層大きくなる。
のＭ配線層による製品名パターン、３２は第２のＭ配線
層による修正パターン、３３は、第１、第２０Ｍパター
ンを重ねた製品パターンを示す。３２に示すように四角
のアルミニウムパターンは、数字５と重なり合うことに
よって光学的に判読が困難となり品名は１２３４−０６
と認識する。修正パターンは、上層のアルミニウム
パターンで形成すると重なり合りた部分の下層パターン
の１目かくし効果”は一層大きくなる。
第４図は本発明の第４の実施例でありｘ印を重ねること
によって重なった数字、文字、記号が否定されたことを
表示する。
によって重なった数字、文字、記号が否定されたことを
表示する。
第５図は本発明の第５の実施例であ臥平行線又は斜めの
平行線を使用することによって重Ｃりた領域における数
字、記号、コメントの否定を表示する。
平行線を使用することによって重Ｃりた領域における数
字、記号、コメントの否定を表示する。
第６図は、本発明の第６の実施例であり、数字１２３４
は第２層のアルミ配線で表示さｎ１黒丸は第１層又は第
２層のアルミニウム層で表示されており黒丸の数は修正
回数を表示する。修正したことを表わす黒丸は、修正し
たアルミニウム配線層で表示すれば良い。この方法によ
れば任意の数が単純な丸の数で表現できる為、応用範囲
が広いという利点がある。
は第２層のアルミ配線で表示さｎ１黒丸は第１層又は第
２層のアルミニウム層で表示されており黒丸の数は修正
回数を表示する。修正したことを表わす黒丸は、修正し
たアルミニウム配線層で表示すれば良い。この方法によ
れば任意の数が単純な丸の数で表現できる為、応用範囲
が広いという利点がある。
第７図は本発明の第７の実施例であ”、Ｃｌ２３４−は
第２層のＭパターンで表示され１１−２”等は、第１層
又は第２層で表示される。矢印の下に修正した期日を付
け加えることによりて、履歴をはりきすすることが可能
である。
第２層のＭパターンで表示され１１−２”等は、第１層
又は第２層で表示される。矢印の下に修正した期日を付
け加えることによりて、履歴をはりきすすることが可能
である。
第８図は、本発明の第８の実施例であゆ、第１層のＭ配
線で形成されたボンデングパッドに第２層でＶｃｃ又は
Ｒなどの記号を重ねることによって、パッドの電気的な
意味が明瞭となり解析などの際便利である。ボンデング
後は消えてしまうので機密保持に有効であるばかりでな
く、記号、数字がパッド領域に表示されている為、不要
な空間を使用しなくて良い。
線で形成されたボンデングパッドに第２層でＶｃｃ又は
Ｒなどの記号を重ねることによって、パッドの電気的な
意味が明瞭となり解析などの際便利である。ボンデング
後は消えてしまうので機密保持に有効であるばかりでな
く、記号、数字がパッド領域に表示されている為、不要
な空間を使用しなくて良い。
以上説明したように本発明は、数字、記号、文字などを
多層的に表現するため、マスタースライスで多数の品種
を開発するときや、配線の簡単な修正を行う際、必要厳
小限のマスクのみを修正するため、修正が簡単であり設
計ミスが少なくなるばかりでなく、高価なマスクの低減
に寄与する。
多層的に表現するため、マスタースライスで多数の品種
を開発するときや、配線の簡単な修正を行う際、必要厳
小限のマスクのみを修正するため、修正が簡単であり設
計ミスが少なくなるばかりでなく、高価なマスクの低減
に寄与する。
又、表示領域を少なく出来るためチップの縮少化を計る
ことができる。さらに、パッド領域に記号、数字を表示
しておくことによって、ボンデング後に表示を消してし
まうことが可能であるため、機密保持に有効である。
ことができる。さらに、パッド領域に記号、数字を表示
しておくことによって、ボンデング後に表示を消してし
まうことが可能であるため、機密保持に有効である。
上記の説明においては、Ａ１２層配線について説明した
が多層配線に拡張できることは言うまでもない。又、多
結晶シリコン配線、金などの他の配線材料を使用しても
かまわない。
が多層配線に拡張できることは言うまでもない。又、多
結晶シリコン配線、金などの他の配線材料を使用しても
かまわない。
第１図乃至第８図は七ｎそれ本発明の第１乃至第８の実
施例を示す平面図であり、第５図乃至第６図 １１．２１，３１，４１，５１．８１・・・・・・第２
層のＭパターンによる品名、１２，２２，３２，４２，
５２，８２・・・・・・第１層のＭパターンによる修正
品名、１３，２３゜３３ 、４３・・・・・・第１層、
第２層のＭパターンを重ねたときの品名。 茅 ／Ｉ！［ ＄ ２ 凹 １２３４−１！” 第３ 図 箒４ 図 茅５ 図 竿乙図 第 ３ 図
施例を示す平面図であり、第５図乃至第６図 １１．２１，３１，４１，５１．８１・・・・・・第２
層のＭパターンによる品名、１２，２２，３２，４２，
５２，８２・・・・・・第１層のＭパターンによる修正
品名、１３，２３゜３３ 、４３・・・・・・第１層、
第２層のＭパターンを重ねたときの品名。 茅 ／Ｉ！［ ＄ ２ 凹 １２３４−１！” 第３ 図 箒４ 図 茅５ 図 竿乙図 第 ３ 図
Claims (3)
- （１）半導体長面上に形成された少なくとも複数の金属
配線層を用いた半導体装置に於いて、第１の金属配線に
よって形成された文字、数字、記号の一部に他の金属配
線層で構成されたパターンを付け加えることによって、
前記文字、数字、記号と異なる意味を有する複数の金属
層からなるパターンを前記半導体主表面の一部に有する
ことを特徴とする半導体装置。 - （２）前記第１の金属配線によって形成された文字、数
字、記号の少なくとも一部に他の金属層のパターンを重
ねることによって、前記文字、数字、記号の光によるパ
ターン判読を困難としたことを特徴とする特許請求の範
囲第１項記載の半導体装置。 - （３）前記第１の金属配線によって形成された文字、数
字、記号の少なくとも一部に×印などの他の金属層のパ
ターンを重ねることによって前記文字、数字、記号が停
止されたことを表示するパターンとなることを特徴とす
る特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7572385A JPS61234025A (ja) | 1985-04-10 | 1985-04-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7572385A JPS61234025A (ja) | 1985-04-10 | 1985-04-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61234025A true JPS61234025A (ja) | 1986-10-18 |
Family
ID=13584470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7572385A Pending JPS61234025A (ja) | 1985-04-10 | 1985-04-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61234025A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63148613A (ja) * | 1986-12-12 | 1988-06-21 | Nec Corp | 半導体集積回路の製造方法 |
| WO2003028072A1 (fr) * | 2001-09-20 | 2003-04-03 | Renesas Technology Corp. | Procede de fabrication de dispositif semi-conducteur |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5522134B2 (ja) * | 1976-10-28 | 1980-06-14 |
-
1985
- 1985-04-10 JP JP7572385A patent/JPS61234025A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5522134B2 (ja) * | 1976-10-28 | 1980-06-14 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63148613A (ja) * | 1986-12-12 | 1988-06-21 | Nec Corp | 半導体集積回路の製造方法 |
| WO2003028072A1 (fr) * | 2001-09-20 | 2003-04-03 | Renesas Technology Corp. | Procede de fabrication de dispositif semi-conducteur |
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