JPS61230330A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61230330A JPS61230330A JP60072137A JP7213785A JPS61230330A JP S61230330 A JPS61230330 A JP S61230330A JP 60072137 A JP60072137 A JP 60072137A JP 7213785 A JP7213785 A JP 7213785A JP S61230330 A JPS61230330 A JP S61230330A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- metal film
- apertures
- longitudinal direction
- element group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置に関し、特にＣＭＯ８半導体装置
のイオン注入層の形成を検査する素子群を有する半導体
装置に関する。
のイオン注入層の形成を検査する素子群を有する半導体
装置に関する。
（従来の技術）
従来、ＣＭＯ８半導体装置のイオン注入層は、半導体基
板表面に素子分離用絶縁膜を形成し、配線及び電極用の
多結晶シリコン層を成長させ、パターニングし、Ｐ型あ
るいはＮ型の不純物を金属膜をマスクとしてイオン注入
するという方法によって形成していた。この金属膜はホ
トレジストヲマスクにしてパターニングされている。
板表面に素子分離用絶縁膜を形成し、配線及び電極用の
多結晶シリコン層を成長させ、パターニングし、Ｐ型あ
るいはＮ型の不純物を金属膜をマスクとしてイオン注入
するという方法によって形成していた。この金属膜はホ
トレジストヲマスクにしてパターニングされている。
（発明が解決しようとする問題点）
しかしながら、上記のホトレジストによるパターニング
のときに、前工程で作られた下地との間に目合せずれが
発生したり、金属膜のパターニングのときにエツチング
をオーバーエツチングしたりして、本来イオン注入して
はならない領域にイオン注入してしまうことがあり、半
導体装置を不良としてしまうことが多かった。しかし、
この半導体装置の不良モードはイオン注入層が簡単には
、目に見えない為に発見が難しく、工程の管理や条件の
設定にフィードバックする情報がなかなか得られなかっ
た。
のときに、前工程で作られた下地との間に目合せずれが
発生したり、金属膜のパターニングのときにエツチング
をオーバーエツチングしたりして、本来イオン注入して
はならない領域にイオン注入してしまうことがあり、半
導体装置を不良としてしまうことが多かった。しかし、
この半導体装置の不良モードはイオン注入層が簡単には
、目に見えない為に発見が難しく、工程の管理や条件の
設定にフィードバックする情報がなかなか得られなかっ
た。
本発明の目的は、かかるイオン注入層形成時のホトレジ
ストのパターニングの為の目合せずれ量や金属膜パター
ニング時のエツチングのオーバーエツチング量を定量的
に測定できる検査用素子群を具備し、工程の管理や条件
の設定を容易にし、歩留の高い製造をすることができる
半導体装置を提供することにある。
ストのパターニングの為の目合せずれ量や金属膜パター
ニング時のエツチングのオーバーエツチング量を定量的
に測定できる検査用素子群を具備し、工程の管理や条件
の設定を容易にし、歩留の高い製造をすることができる
半導体装置を提供することにある。
（問題点を解決するための手段）
本発明の半導体装置は、半導体基板に形成され本来の機
能を実現する半導体素子本体部と、前記半導体素子本体
部とは独立に前記半導体基板に素子分離絶縁膜で分離さ
れて設けられた検査用素子群領域と、前記検査用素子群
領域に設けられたゲート絶縁膜と、前記ゲート絶縁膜の
上に一定の幅をもって平行に設けられたゲート電極と、
前記ゲート電極を覆う絶縁膜と、前記ゲート電極を含む
前記検査用素子群領域上に設けられかつ前記検査用素子
群領域の一部を露出せしめる開口部を有する金属膜と、
前記金属膜と前記ゲート電極とをマスクとするイオン注
入法によって形成されるイオン注入層とで形成される電
界効果トランジスタから成る検査用素子群を有すること
を特徴として構成される。
能を実現する半導体素子本体部と、前記半導体素子本体
部とは独立に前記半導体基板に素子分離絶縁膜で分離さ
れて設けられた検査用素子群領域と、前記検査用素子群
領域に設けられたゲート絶縁膜と、前記ゲート絶縁膜の
上に一定の幅をもって平行に設けられたゲート電極と、
前記ゲート電極を覆う絶縁膜と、前記ゲート電極を含む
前記検査用素子群領域上に設けられかつ前記検査用素子
群領域の一部を露出せしめる開口部を有する金属膜と、
前記金属膜と前記ゲート電極とをマスクとするイオン注
入法によって形成されるイオン注入層とで形成される電
界効果トランジスタから成る検査用素子群を有すること
を特徴として構成される。
金属膜の開口部は、その長手方向がゲート電極の長手方
向と平行に、ゲート電極を間に挾むように複数個設けら
れ、かつ開口部の幅がすべて相異なるように形成するこ
とができる。
向と平行に、ゲート電極を間に挾むように複数個設けら
れ、かつ開口部の幅がすべて相異なるように形成するこ
とができる。
また、金属膜の開口部は、その長手方向がゲート電極の
長手方向に直角にゲート電極と直交するように形成され
、かつ開口部の幅が長手方間に階段的に異なるように形
成しても良い。
長手方向に直角にゲート電極と直交するように形成され
、かつ開口部の幅が長手方間に階段的に異なるように形
成しても良い。
（実施例）
次に、本発明の実施例について図面を用いて説明する。
第１図（ａ） 、 （ｂ）及び第２図は第１の実施例を
説明するための製造工程順に示した平面図、Ａ−Ａ’断
面図及び平面図、＠３図（ａ） 、 （ｂ）は第２図の
Ｂ−Ｂ’断面図及びｃ−ｃ’断面図である。
説明するための製造工程順に示した平面図、Ａ−Ａ’断
面図及び平面図、＠３図（ａ） 、 （ｂ）は第２図の
Ｂ−Ｂ’断面図及びｃ−ｃ’断面図である。
まず、第１図（ａ） 、 （ｂ）に示すように、半導体
基板１の本来の半導体素子本体部とは別の領域に本来の
半導体素子形成の製造工程時に同時に素子分離用絶縁膜
２．ゲート絶縁膜３．多結晶シリコンのゲート電極４（
４ａ〜４ｅ）及びゲート電極のバット部５（５３〜５ｅ
）を形成する。ゲート電極の幅りは４ａ〜４ｅについて
同じにする。そして、酸化膜６で俊う。
基板１の本来の半導体素子本体部とは別の領域に本来の
半導体素子形成の製造工程時に同時に素子分離用絶縁膜
２．ゲート絶縁膜３．多結晶シリコンのゲート電極４（
４ａ〜４ｅ）及びゲート電極のバット部５（５３〜５ｅ
）を形成する。ゲート電極の幅りは４ａ〜４ｅについて
同じにする。そして、酸化膜６で俊う。
久に、第２図及び第３図（ａ） 、 （ｂ）に示すよう
に金属［７を破着し、ホトレジスト法を用いて開口する
。この開口は、開口部と開口部との間に残る非開口部が
ゲート電極４ａ〜４ｅの上に平行に、かつ非開口部７ａ
〜７ｅの幅が少しずつ広くなるように形成する。そして
、半導体基板と反対専電型のイオンを注入してソース、
ドレイン領域８〜１３を形成する。図示していないが、
この後にｌ曲間絶縁膜を形成し、スルーホールを開口し
、電極金属を形成して複数のＭＯＳ）ランジスタが接続
された検査用素子群を形成する。
に金属［７を破着し、ホトレジスト法を用いて開口する
。この開口は、開口部と開口部との間に残る非開口部が
ゲート電極４ａ〜４ｅの上に平行に、かつ非開口部７ａ
〜７ｅの幅が少しずつ広くなるように形成する。そして
、半導体基板と反対専電型のイオンを注入してソース、
ドレイン領域８〜１３を形成する。図示していないが、
この後にｌ曲間絶縁膜を形成し、スルーホールを開口し
、電極金属を形成して複数のＭＯＳ）ランジスタが接続
された検査用素子群を形成する。
第３図（ａ） 、 （ｂ）に示すように、金ｉ１１に７
の非開口部７３〜７ｅは幅が異っているから、非開口部
７ａでは、第３図（ａ）のように、ゲート電極４ａの端
部までイオン注入され、ソース、ドレイン領域８゜９の
端部がゲート電＆４ａの端部の直下に来る。
の非開口部７３〜７ｅは幅が異っているから、非開口部
７ａでは、第３図（ａ）のように、ゲート電極４ａの端
部までイオン注入され、ソース、ドレイン領域８゜９の
端部がゲート電＆４ａの端部の直下に来る。
このようなトランジスタは通常の電圧（＋５Ｖ）でオン
状態になる。非開口部７ｅでは、第３図（ｂ）に示すよ
うに、金属膜７ｅがイオン注入のマスクとなるため、ソ
ース、ドレイン領域１２．１３の端部はゲートを極４ｅ
の端部から離れて形成される。
状態になる。非開口部７ｅでは、第３図（ｂ）に示すよ
うに、金属膜７ｅがイオン注入のマスクとなるため、ソ
ース、ドレイン領域１２．１３の端部はゲートを極４ｅ
の端部から離れて形成される。
このようなトランジスタは、通常の電圧（＋５Ｖ）では
オン状態とはならない。この実施例では、ゲート電極４
ａ、４ｂで作られるトランジスタはオン状態、ゲート電
極４Ｃ〜４Ｃで作られるトランジスタはオフ状態となる
。
オン状態とはならない。この実施例では、ゲート電極４
ａ、４ｂで作られるトランジスタはオン状態、ゲート電
極４Ｃ〜４Ｃで作られるトランジスタはオフ状態となる
。
このことを利用して、金属膜の非開口部７ａ〜７ｅの幅
がゲート電極４ａ〜４ｅの幅よシ大きいかどうかをトラ
ンジスタのオン−オフでチェックすることができる。こ
のことから、金属膜のエツチングにおいて、オーバーエ
ツチングになっているかどうかをチェックすることがで
きる。例えば、オーバーエツチングによシ金属膜７ｄが
ゲート電極４ｄの幅よシも狭くなったとすると、ゲート
電極４ａ〜４ｄで作られるトランジスタがオン状態なる
。正常エツチングではオンにならないトランジスタがオ
ン状態になることによってオーバーエツチングをチェッ
クすることができるのでｂる。
がゲート電極４ａ〜４ｅの幅よシ大きいかどうかをトラ
ンジスタのオン−オフでチェックすることができる。こ
のことから、金属膜のエツチングにおいて、オーバーエ
ツチングになっているかどうかをチェックすることがで
きる。例えば、オーバーエツチングによシ金属膜７ｄが
ゲート電極４ｄの幅よシも狭くなったとすると、ゲート
電極４ａ〜４ｄで作られるトランジスタがオン状態なる
。正常エツチングではオンにならないトランジスタがオ
ン状態になることによってオーバーエツチングをチェッ
クすることができるのでｂる。
また、この検査用素子群を使用すると、金Ｓ膜７のパタ
ーニングにおける目金せずれの有無も検査することがで
きる。目金せずれが起った場合、ゲート電極の片方の端
部とその側のソース、ドレイン領域の端部との間に距離
ができ、片側のみオフセット状態となる。このようなト
ランジスタは。
ーニングにおける目金せずれの有無も検査することがで
きる。目金せずれが起った場合、ゲート電極の片方の端
部とその側のソース、ドレイン領域の端部との間に距離
ができ、片側のみオフセット状態となる。このようなト
ランジスタは。
ソースとドレインの電圧の正負を入換えるとオン。
オフする電圧が異なる。このことを利用して目金せずれ
を電気的情報で検出することができる。
を電気的情報で検出することができる。
第４図は本発明の第２の実施例の平面図である。
第１の実施例では金属膜７の開口をゲート電極４に平行
方向に形成したが、この第２の実施例は直角方向に形成
し九例である。
方向に形成したが、この第２の実施例は直角方向に形成
し九例である。
金属膜２１の開口部２２は、ゲート電極の中間で幅が少
しづつ変るように形成される。開口部２２０幅をＷ１〜
Ｗｓで示す。このような開口部２２を設けた後、イオン
注入してソース、ドレイン領域８〜１３を形成する。層
間絶縁膜、スルーホール。
しづつ変るように形成される。開口部２２０幅をＷ１〜
Ｗｓで示す。このような開口部２２を設けた後、イオン
注入してソース、ドレイン領域８〜１３を形成する。層
間絶縁膜、スルーホール。
′ｗＩＬ極金属の形成は第１の実施例と同様に行う。
開口部２２の幅がゲート絶縁膜３の幅Ｗｏと等しいかそ
れよシ大きい場合ソース、ドレイン領域（８〜１１）は
ゲート絶縁膜３０ｍ一杯に形成されるが、小さい場合は
ソース、ドレイン領域（１２゜１３）はＷｏよシ狭くな
る。このため、トランジスタがオン状態のときに流れる
電流をゲート電極毎にｌ４ａｅ Ｉ４ ｂ 、 ””
Ｉ４ｅとすれば、ｌ４ａ＝Ｉ４ｂ＝Ｉ４ｃ）Ｉ４ｄ）Ｉ
４ｅとなる。このことを利用して開口部２２０幅を知る
ことができる。このことは、すなわち、オーバーエツチ
ング量を知ることができることである。
れよシ大きい場合ソース、ドレイン領域（８〜１１）は
ゲート絶縁膜３０ｍ一杯に形成されるが、小さい場合は
ソース、ドレイン領域（１２゜１３）はＷｏよシ狭くな
る。このため、トランジスタがオン状態のときに流れる
電流をゲート電極毎にｌ４ａｅ Ｉ４ ｂ 、 ””
Ｉ４ｅとすれば、ｌ４ａ＝Ｉ４ｂ＝Ｉ４ｃ）Ｉ４ｄ）Ｉ
４ｅとなる。このことを利用して開口部２２０幅を知る
ことができる。このことは、すなわち、オーバーエツチ
ング量を知ることができることである。
また、金属膜２１のパターニングにおける目金せずれも
検出することができる。今、開口部２２が上または下の
方にずれたとすると、幅Ｗ３の所に形成されるソース、
ドレイン領域の幅はＷｏより小さくなる。もっと大きく
ずれると、幅Ｗ、、Ｗ。
検出することができる。今、開口部２２が上または下の
方にずれたとすると、幅Ｗ３の所に形成されるソース、
ドレイン領域の幅はＷｏより小さくなる。もっと大きく
ずれると、幅Ｗ、、Ｗ。
の所でもソース、ドレイン領域の幅がＷｏよシ小さくな
る。すなわち、目金せずれの大小によりＩ ４ ａ ＝
１４ ｂ ） Ｉ ４ ｃ ） Ｉ ４ ｄ ） Ｉ
４ ｅまたは Ｉ ４ ａ ） Ｉ ４ ｂ ） Ｉ ４ ｃ ） Ｉ
４ ｄ ） Ｉ ４ ｅとなる。このことを利用して
目金せずれ量も電気的信号で知ることができる。
る。すなわち、目金せずれの大小によりＩ ４ ａ ＝
１４ ｂ ） Ｉ ４ ｃ ） Ｉ ４ ｄ ） Ｉ
４ ｅまたは Ｉ ４ ａ ） Ｉ ４ ｂ ） Ｉ ４ ｃ ） Ｉ
４ ｄ ） Ｉ ４ ｅとなる。このことを利用して
目金せずれ量も電気的信号で知ることができる。
上記第１及び第２の実施例で示した検査用素子群を半導
体装置内にそれぞれ２個づつ互いに垂直方向に入れるこ
とによシ、上下、左右の目金せずれ量及びオーバーエツ
チング量を電気的信号から知ることができ、工程管理や
製造条件設定に対して有効なデータをフィードバックす
ることができる。
体装置内にそれぞれ２個づつ互いに垂直方向に入れるこ
とによシ、上下、左右の目金せずれ量及びオーバーエツ
チング量を電気的信号から知ることができ、工程管理や
製造条件設定に対して有効なデータをフィードバックす
ることができる。
（発明の効果）
以上説明したように、本発明によれば、イオン注入用マ
スクの形成のためのパターニングに２けるホトレジスト
の目金せずれや金＠膜バターニング時のオーバーエツチ
ング量を電気的に測定できる検査素子群を有する半導体
装置を得ることができ、袈造口程管理や製造条件設定を
容易にでき、高歩留）で半導体装置を装造す゛ることか
できるという効果が得られる。
スクの形成のためのパターニングに２けるホトレジスト
の目金せずれや金＠膜バターニング時のオーバーエツチ
ング量を電気的に測定できる検査素子群を有する半導体
装置を得ることができ、袈造口程管理や製造条件設定を
容易にでき、高歩留）で半導体装置を装造す゛ることか
できるという効果が得られる。
第１図（ａ） 、 （ｂ）及び第２図は本発明の第１の
実施示す第１の実施例のＢ−Ｂ ’断面図及びｃ−ｃ’
断面図、第４囚は本発明の第２の実施例の平面図である
。 １・・・・・・半導体基板、２・・・・・・素子分離絶
線膜、３・・・・・・ゲート絶縁膜、４ａ〜４ｅ・・・
・・・ゲート電極、５ａ〜５ｅ・・・・・・パッド、６
・・・・・・酸化膜、７ａ〜７Ｃ・・・・・・金属膜の
非開口部、８〜１３・・・・・・ソース、ドレイン領域
、２１・・・・・・金属膜、２２・・・・・・開口部。 若ｆ 図 薯２凶
実施示す第１の実施例のＢ−Ｂ ’断面図及びｃ−ｃ’
断面図、第４囚は本発明の第２の実施例の平面図である
。 １・・・・・・半導体基板、２・・・・・・素子分離絶
線膜、３・・・・・・ゲート絶縁膜、４ａ〜４ｅ・・・
・・・ゲート電極、５ａ〜５ｅ・・・・・・パッド、６
・・・・・・酸化膜、７ａ〜７Ｃ・・・・・・金属膜の
非開口部、８〜１３・・・・・・ソース、ドレイン領域
、２１・・・・・・金属膜、２２・・・・・・開口部。 若ｆ 図 薯２凶
Claims (3)
- （１）半導体基板に形成され本来の機能を実現する半導
体素子本体部と、前記半導体素子本体部とは独立に前記
半導体基板に素子分離絶縁膜で分離されて設けられた検
査用素子群領域と、前記検査用素子群領域に設けられた
ゲート絶縁膜と、前記ゲート絶縁膜の上に一定の幅をも
って平行に設けられたゲート電極と、前記ゲート電極を
覆う絶縁膜と、前記ゲート電極を含む前記検査用素子群
領域上に設けられかつ前記検査用素子群領域の一部を露
出せしめる開口部を有する金属膜と、前記金属膜と前記
ゲート電極とをマスクとするイオン注入法によって形成
されるイオン注入層とで形成される電界効果トランジス
タから成る検査用素子群を有することを特徴とする半導
体装置。 - （２）金属膜の開口部の長手方向がゲート電極の長手方
向と平行に、ゲート電極を間に挾むように複数個設けら
れ、かつ開口部の幅がすべて相異る特許請求の範囲第（
１）項記載の半導体装置。 - （３）金属膜の開口部の長手方向がゲート電極の長手方
向に直角にゲート電極と直交するように形成され、かつ
開口部の幅が長手方向に階段的に異なるように形成され
ている特許請求の範囲第（１）項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60072137A JPS61230330A (ja) | 1985-04-05 | 1985-04-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60072137A JPS61230330A (ja) | 1985-04-05 | 1985-04-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61230330A true JPS61230330A (ja) | 1986-10-14 |
Family
ID=13480597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60072137A Pending JPS61230330A (ja) | 1985-04-05 | 1985-04-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61230330A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008511149A (ja) * | 2004-08-24 | 2008-04-10 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置及びその製造方法 |
-
1985
- 1985-04-05 JP JP60072137A patent/JPS61230330A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008511149A (ja) * | 2004-08-24 | 2008-04-10 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100361395B1 (ko) | 박막회로를포함하는전자장치및그의제조방법 | |
| US4926243A (en) | High voltage MOS field effect semiconductor device | |
| SE430837B (sv) | Integrerad krets | |
| JPS63140550A (ja) | 冗長回路用電気ヒユ−ズ | |
| JP5379418B2 (ja) | 半導体装置のテスト構造物 | |
| JPH08293543A (ja) | 半導体装置及びその製造方法 | |
| JP2005123565A (ja) | ゲート−ボディーコンタクト薄膜トランジスター | |
| JPS6317560A (ja) | Ｍｏｓ型半導体装置 | |
| JPS61230330A (ja) | 半導体装置 | |
| EP0150307A2 (en) | Resistor structure for transistor having polysilicon base contacts | |
| KR19990085384A (ko) | 반도체 칩의 정전기 보호용 트랜지스터 | |
| US20070176798A1 (en) | Semiconductor device including a high voltage device | |
| US7101745B2 (en) | Method of forming ladder-type gate structure for four-terminal SOI semiconductor device | |
| CN216084883U (zh) | 晶圆的测试结构 | |
| US6774394B2 (en) | Inline detection device for self-aligned contact defects | |
| JP2630231B2 (ja) | チェック用パターンを有する半導体装置 | |
| JP3214457B2 (ja) | 半導体装置の製造方法 | |
| US6960803B2 (en) | Landing pad for use as a contact to a conductive spacer | |
| CN116013939A (zh) | 一种显示面板、显示装置及显示面板的制作方法 | |
| EP0582306B1 (en) | Semiconductor device having conductor with aperture | |
| JP2006054325A (ja) | 半導体装置 | |
| KR19980056119A (ko) | 반도체 장치의 teg 패턴의 검사방법 | |
| JP4306983B2 (ja) | コンタクト抵抗検査用素子 | |
| KR100247229B1 (ko) | 개선된콘택구조를가지는반도체장치및콘택형성방법 | |
| JPS6124245A (ja) | 半導体装置 |