JPS61228664A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61228664A JPS61228664A JP60069314A JP6931485A JPS61228664A JP S61228664 A JPS61228664 A JP S61228664A JP 60069314 A JP60069314 A JP 60069314A JP 6931485 A JP6931485 A JP 6931485A JP S61228664 A JPS61228664 A JP S61228664A
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- JP
- Japan
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- type
- transistor
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- epitaxial layer
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8226—Bipolar technology comprising merged transistor logic or integrated injection logic
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- Manufacturing & Machinery (AREA)
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- Power Engineering (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明に半導体装置、特に通常のバイポーラ集積回路と
集積注入論理回路（ＩｎｔｅｇｒａｔｅｄＩｎｊｅｃｔ
ｉｏｎ Ｌｏｇｉｃ、以下ＩＬとい５）とを有する半導
体装置に関する。
集積注入論理回路（ＩｎｔｅｇｒａｔｅｄＩｎｊｅｃｔ
ｉｏｎ Ｌｏｇｉｃ、以下ＩＬとい５）とを有する半導
体装置に関する。
（従来の技術〕
従来、Ｉ２Ｌ は注入素子としての一極性型の横方向ト
ランジスタ（インジェクタ・トランジスタ）とキャリア
増幅素子としての他の極性型の縦方向逆動作トランジス
タ（インバータ・トランジスタ］とから構成され、横方
向トランジスタのコレクタ領域と、逆動作縦方向トラン
ジスタのベース領域が共通になっている。
ランジスタ（インジェクタ・トランジスタ）とキャリア
増幅素子としての他の極性型の縦方向逆動作トランジス
タ（インバータ・トランジスタ］とから構成され、横方
向トランジスタのコレクタ領域と、逆動作縦方向トラン
ジスタのベース領域が共通になっている。
ＩＬＬは、製造工程が簡単で、集積度が扁く、通常のバ
イポーラ集積回路と共存できるという特徴を有している
。
イポーラ集積回路と共存できるという特徴を有している
。
１！２図は従来のＩ”Ｌ の第１の例の断面図である。
第２図において、１はＰ型半導体基板、２はＮ１型埋込
層、４はＮ型エピタキシャル層、５１ｍＦ”型絶縁分離
領域、７ａはＰ型インジェクタ領域（横方向ＰＮＰ）ラ
ンジスタのエミッタ領域）、７ｂは逆動作縦方向ＮＰＮ
）ランジスタのＰ型ベース領域（横方向ＰＮＰ）ランジ
スタのコレクタ領域）、７Ｃは通常のＮＰＮ）ランジス
タのＰ型ベース、８ａは逆動作縦方向ＮＰＮ）ランジス
タのＮ十型エミッタコンタクト領域、Ｂｂｄ同トランジ
スタのＮ＋型コレクタ領域５８ｃｌｃ通常のＮＰＮ ）
ランジスタのＮ＋型エミッタ領域、８ｄｅｌ！同トラン
ジスタのＮ生型コレクタコンタクト領域、１０はインジ
ェクタ電極パターン、１１，１２．１３ｉ逆動作ＮＰＮ
トランジスタのエミッタ、ベース。
層、４はＮ型エピタキシャル層、５１ｍＦ”型絶縁分離
領域、７ａはＰ型インジェクタ領域（横方向ＰＮＰ）ラ
ンジスタのエミッタ領域）、７ｂは逆動作縦方向ＮＰＮ
）ランジスタのＰ型ベース領域（横方向ＰＮＰ）ランジ
スタのコレクタ領域）、７Ｃは通常のＮＰＮ）ランジス
タのＰ型ベース、８ａは逆動作縦方向ＮＰＮ）ランジス
タのＮ十型エミッタコンタクト領域、Ｂｂｄ同トランジ
スタのＮ＋型コレクタ領域５８ｃｌｃ通常のＮＰＮ ）
ランジスタのＮ＋型エミッタ領域、８ｄｅｌ！同トラン
ジスタのＮ生型コレクタコンタクト領域、１０はインジ
ェクタ電極パターン、１１，１２．１３ｉ逆動作ＮＰＮ
トランジスタのエミッタ、ベース。
コレクタ電極パターン、１４，１５．１６は通常のＮＰ
Ｎ） ランジスタのエミッタ、ベース、コレクタ電極パ
ターンをそれぞれ示す、尚７ａ、”Ｉｂ。
Ｎ） ランジスタのエミッタ、ベース、コレクタ電極パ
ターンをそれぞれ示す、尚７ａ、”Ｉｂ。
７Ｃ及び８ａｔ ８ｂｓ ８ｃｅ ８ｄはそれぞれ同時
に形成されている。
に形成されている。
しかし、従来のＩＬ の構造では以下の欠点があった。
＋１） 逆動作縦方向ＮＰＮトランジスタの電流増幅
率（以下九、という）は通常のＮＰＮ）ランジスタの電
流増＠皐（以下ｈＦｌ という）に依り決定され、β
ｕｐｔ−高くする几めにｈｙｍ ｔ−高く決定する必要
があり、この結果、通常のＮＰＮトランジスタの耐圧（
以下ＢＶｏｌＯという］が低下してしまり九。
率（以下九、という）は通常のＮＰＮ）ランジスタの電
流増＠皐（以下ｈＦｌ という）に依り決定され、β
ｕｐｔ−高くする几めにｈｙｍ ｔ−高く決定する必要
があり、この結果、通常のＮＰＮトランジスタの耐圧（
以下ＢＶｏｌＯという］が低下してしまり九。
（２） 通常のＮＰＮ）ランジスタのＢｖｏｌｏｔ−
確保するために、エピタキシャル層の濃度ｔ−Ｉトさく
し、逆動作ＮＰＮ）ランジスタのベース領域直下の実効
エピタキシャル層厚（以下Ｗｅｐｉという）ｔ−大きく
とる必要があり、この結果、ホールの蓄積に１９、動作
速度が低下してしまう九。
確保するために、エピタキシャル層の濃度ｔ−Ｉトさく
し、逆動作ＮＰＮ）ランジスタのベース領域直下の実効
エピタキシャル層厚（以下Ｗｅｐｉという）ｔ−大きく
とる必要があり、この結果、ホールの蓄積に１９、動作
速度が低下してしまう九。
以上の欠点をなくすために、第３図に示す構造のＩ２Ｌ
が考案された。この構造では、逆動作縦方１ｏｌ Ｎ
Ｐ Ｎ ）ランジスタの活性ベース領域６（内部ベー
ス領域］が低濃度で形成され、かつ不活性ベース領域７
ｂ（外部ベース領域）エリも深く形成されていることが
特徴である。又、インジェクタ領域７ａ及び逆動作縦方
向ＮＰＮ）ランジスタの不活性ベース領域７ｂは通常の
ＮＰｒ１ランジスタのベース領域７Ｃと同時に形成され
ている。
が考案された。この構造では、逆動作縦方１ｏｌ Ｎ
Ｐ Ｎ ）ランジスタの活性ベース領域６（内部ベー
ス領域］が低濃度で形成され、かつ不活性ベース領域７
ｂ（外部ベース領域）エリも深く形成されていることが
特徴である。又、インジェクタ領域７ａ及び逆動作縦方
向ＮＰＮ）ランジスタの不活性ベース領域７ｂは通常の
ＮＰｒ１ランジスタのベース領域７Ｃと同時に形成され
ている。
この構造は、従来のＩ２Ｌ に比べて以下の利点を有
している。
している。
（１）通常のＮＰＮ）ランジスタｈＦｌと独立に逆動作
縦方向ＮＰＮ）ランジスタの九、ヲ高く制御できる。
縦方向ＮＰＮ）ランジスタの九、ヲ高く制御できる。
（２）実効エピタキシャル厚Ｗ −を小さくてきｐｓ
動作速Ｋｆ：大きくすることができる。
（３）逆動作縦方向ＮＰＮ）ランジスタの活性ベース領
域を低濃度で形成しているために、接合容量を小さくす
ることができ、低電流における動作速度を大きくするこ
とができる。
域を低濃度で形成しているために、接合容量を小さくす
ることができ、低電流における動作速度を大きくするこ
とができる。
（発明が解決しようとする問題点ン
以上の様に、第３図に示す構造のＩ”Ｌ にお匹ては、
従来に比べて優れた特性含有しているが、さらに高速化
、特に低電流における高速化を狙り場合には限界があっ
た。なぜなら、一般に、低電流における伝搬遅延時間（
以下ｔ ｐ ｔｌ という）はインジェクタ電流（以下
ｌ１ｎｊ という］及びインジェクタ印加電圧ｃ以下
ｖｂｉａｓという）、よ小さくすることが困難であるか
らである。すなわち、Ｖｂｉａｓ ｕインジェクタＰ
ＮＰ）ランジスタの電流増幅率（以下βｉｎｊという）
に依存し、第２図に示す構造のＩＬにおいては、βｉｎ
ｊ’ｔさらに大きくすることができない次めＶｂ ｊ
ａ ｓを小さくすることができなかった。
従来に比べて優れた特性含有しているが、さらに高速化
、特に低電流における高速化を狙り場合には限界があっ
た。なぜなら、一般に、低電流における伝搬遅延時間（
以下ｔ ｐ ｔｌ という）はインジェクタ電流（以下
ｌ１ｎｊ という］及びインジェクタ印加電圧ｃ以下
ｖｂｉａｓという）、よ小さくすることが困難であるか
らである。すなわち、Ｖｂｉａｓ ｕインジェクタＰ
ＮＰ）ランジスタの電流増幅率（以下βｉｎｊという）
に依存し、第２図に示す構造のＩＬにおいては、βｉｎ
ｊ’ｔさらに大きくすることができない次めＶｂ ｊ
ａ ｓを小さくすることができなかった。
本発明の目的は、上記問題点を解決し、通常のバイボー
ラド２ンジスタの耐圧Ｂｖａｇｏ及びＩ”Ｌのβ。ｐｔ
−確保しさらにβｉｎｊ の上昇を計って低電流におけ
る動作速にの向上を実現する半導体装置を提供すること
にある。
ラド２ンジスタの耐圧Ｂｖａｇｏ及びＩ”Ｌのβ。ｐｔ
−確保しさらにβｉｎｊ の上昇を計って低電流におけ
る動作速にの向上を実現する半導体装置を提供すること
にある。
Ｃ問題点ｔ″解決するための手段】
本発明の半導体装１ｔは、−導電型半導体基板上に形成
された反対導電屋のエピタキシャル層と、前記半導体基
板とエピタキシャル層との境界領域に形成された複数個
の反対導電型の１１１埋込層と、前記エピタキシャル層
の上面から前記半導体基板に達して前記エピタキシャル
層を複数の島に分離する一擲電型の絶縁分離領域と、前
記島のうちの一つの島に形成され九通常のバイポーラト
ランジスタと、前記島のうちの他の一つの島に形成され
た一４電型の第１及び第２領域と該第２領域に比して低
ａ度かつ深く形成され友−導電型の第３領域と該第３領
域内に形成され九少くとも１個の反対導電型のＩ！４領
域と、前記他の一つの島内の前記藁３領域直下を除く前
記第１埋込層上にかつ第１１１込層に接して形成される
第２埋込層と１−有し、前記他の島の第１領域をエミッ
タ、前記他の一つの島のエピタキシャル層をベース、前
記ｇ２領域ｔコレクタとする横方向トランジスタと、前
記他の一つの島のエピタキシャル層をエミッタ、前記第
３領域をベース、前記第４領斌をコレクタとするスイッ
チング素子としての縦方向トランジスタとを含んで構成
される。
された反対導電屋のエピタキシャル層と、前記半導体基
板とエピタキシャル層との境界領域に形成された複数個
の反対導電型の１１１埋込層と、前記エピタキシャル層
の上面から前記半導体基板に達して前記エピタキシャル
層を複数の島に分離する一擲電型の絶縁分離領域と、前
記島のうちの一つの島に形成され九通常のバイポーラト
ランジスタと、前記島のうちの他の一つの島に形成され
た一４電型の第１及び第２領域と該第２領域に比して低
ａ度かつ深く形成され友−導電型の第３領域と該第３領
域内に形成され九少くとも１個の反対導電型のＩ！４領
域と、前記他の一つの島内の前記藁３領域直下を除く前
記第１埋込層上にかつ第１１１込層に接して形成される
第２埋込層と１−有し、前記他の島の第１領域をエミッ
タ、前記他の一つの島のエピタキシャル層をベース、前
記ｇ２領域ｔコレクタとする横方向トランジスタと、前
記他の一つの島のエピタキシャル層をエミッタ、前記第
３領域をベース、前記第４領斌をコレクタとするスイッ
チング素子としての縦方向トランジスタとを含んで構成
される。
（実施例〕
次に、本発明の実施例について図面を用いて説明する。
第１図（ａ）〜（Ｃ）は本発明の一実施例の製造方法を
説明するための工程順に示した断面図である。
説明するための工程順に示した断面図である。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板Ｉ
ＫＮ＋型不純物、例えはアンチモン（ｓｂ）ｆ拡散する
ことによｌ）Ｎ 型纂１埋込層２を形成し、その後、
後述するＩ”Ｌ のインバータＮＰＮ）ランジスタのＰ
型第２ベース領域９６の直下領域を除く第１埋込層２表
面エリ、ｓｂ↓Ｄ拡散係数の大きい不純物、例・えはリ
ンｔＰ） ｔ−イオン注入して、Ｎ型第２埋込層３ｔ−
形成する０次に、Ｎ″″型エピタキシャル層４ｔ−成長
させ、その後エピタキシャル層４表面工ｖＰ＋型不純物
を拡散し、絶縁分離領域５を形成する。その後、エピタ
キシャル層４表面よりＰ型不純物、例えばホウ素＠をイ
オン注入し、インバータトランジスタのＰｆｆｉ纂１ベ
ース領域６１″形成する。ここで第１ベース領域６はイ
ンバータＮＰＮ）ランジスタの活性ベース領域となって
いる。又、第２埋込層３は、後述するＩ”Ｌのインジェ
クタ領域直下に接するように形成するのが望ましい。
ＫＮ＋型不純物、例えはアンチモン（ｓｂ）ｆ拡散する
ことによｌ）Ｎ 型纂１埋込層２を形成し、その後、
後述するＩ”Ｌ のインバータＮＰＮ）ランジスタのＰ
型第２ベース領域９６の直下領域を除く第１埋込層２表
面エリ、ｓｂ↓Ｄ拡散係数の大きい不純物、例・えはリ
ンｔＰ） ｔ−イオン注入して、Ｎ型第２埋込層３ｔ−
形成する０次に、Ｎ″″型エピタキシャル層４ｔ−成長
させ、その後エピタキシャル層４表面工ｖＰ＋型不純物
を拡散し、絶縁分離領域５を形成する。その後、エピタ
キシャル層４表面よりＰ型不純物、例えばホウ素＠をイ
オン注入し、インバータトランジスタのＰｆｆｉ纂１ベ
ース領域６１″形成する。ここで第１ベース領域６はイ
ンバータＮＰＮ）ランジスタの活性ベース領域となって
いる。又、第２埋込層３は、後述するＩ”Ｌのインジェ
クタ領域直下に接するように形成するのが望ましい。
次ニ、第１図（ｂ）に示す工うに、エピタキシャル層４
表面工り＠１ベース領域６に比して高濃度かつ浅い接合
のＰ＋型インジェクタ領域７ｍ、インバータＮＰＮ）ラ
ンジスタの不活性ベース領域となるＰ“型第２ベース領
域７ｂ及びＰ＋型ベース領域７ｃｔ−同時に形成する。
表面工り＠１ベース領域６に比して高濃度かつ浅い接合
のＰ＋型インジェクタ領域７ｍ、インバータＮＰＮ）ラ
ンジスタの不活性ベース領域となるＰ“型第２ベース領
域７ｂ及びＰ＋型ベース領域７ｃｔ−同時に形成する。
次に、第１図（ｃ）Ｋ示すように、エピタキシャル層４
表面工りＮ十型不純物を拡散し、インバータＮＰＮ）ラ
ンジスタのＮ＋型エミッタコンタクト領域８ａ、Ｎ＋型
コレクタ領域８ｂ及び通常のＮＰＮトランジスタのＮ１
型エミツタ領域８ｃ％Ｎ＋型コレクタコンタクト領域８
ｄｌ同時に形成する。
表面工りＮ十型不純物を拡散し、インバータＮＰＮ）ラ
ンジスタのＮ＋型エミッタコンタクト領域８ａ、Ｎ＋型
コレクタ領域８ｂ及び通常のＮＰＮトランジスタのＮ１
型エミツタ領域８ｃ％Ｎ＋型コレクタコンタクト領域８
ｄｌ同時に形成する。
その後、ＩＬのインジェクタ領域、インバータＮＰＮ）
ランジスタのエミッタ、ベース、：２レクタ領域及び通
常のバイポーラトランジスタのエミッタ、ベース、コレ
クタ領域の所定＝ンタクト開口領域の酸化［９’にエツ
チングし、各電極パターン１０，１１．１２．１３及び
１４，１５，１６を形成する。この工うにして本発明に
よる半導体装置が製造される。
ランジスタのエミッタ、ベース、：２レクタ領域及び通
常のバイポーラトランジスタのエミッタ、ベース、コレ
クタ領域の所定＝ンタクト開口領域の酸化［９’にエツ
チングし、各電極パターン１０，１１．１２．１３及び
１４，１５，１６を形成する。この工うにして本発明に
よる半導体装置が製造される。
以上説明した実施例において、第２埋込層３ｔ−インジ
ェクタ領域の底面付近迄深く形成することができるため
、従来に比してインジェクタＰＮＰトランジスタのβ
、が上昇する。これは、従ｎ３ 米に比して、インジェクタ領域直下の実効エピタキシャ
ル層の厚さが小さくなり、Ｎ型第２ｊｌ込層とＮ 型エ
ピタキシャル層界面における内在電界の効果に１９イン
ジ工クタ領域底面から注入され九ホールが効率良くイン
バータＮＰＮ）ランジスタのベース領域に到達する九め
である。第２埋込層をインジェクタ領域の底面に接する
ように形成した場合はインジェクト領域からの底面のホ
ール０注入が低下しベース電流の減少となってβｉｎｊ
は上昇する。すなわち、βｉｎｊの上昇に工り同−工ｉ
ｎｊ におけるｖｂｉａｓが小さくなり低電流におけ
る高速化が実現できる。さらに、第２埋込層が第１ベー
ス領域の横方向に形成されている究め、第１ベース領域
からの注入され九ホールのエミッタ領域内での蓄積が減
少し、大電流における高速化も計ることができる。尚、
従来通り、インバータＮＰＮ）ランジスタのβ、と通常
のＮＰＮ）ランジスタ０ｈＦｌは独立に制御でき通常の
ＮＰＮトランジスタのＢｖｃｌｏの確保も容易にできる
ことはいうまでもない。
ェクタ領域の底面付近迄深く形成することができるため
、従来に比してインジェクタＰＮＰトランジスタのβ
、が上昇する。これは、従ｎ３ 米に比して、インジェクタ領域直下の実効エピタキシャ
ル層の厚さが小さくなり、Ｎ型第２ｊｌ込層とＮ 型エ
ピタキシャル層界面における内在電界の効果に１９イン
ジ工クタ領域底面から注入され九ホールが効率良くイン
バータＮＰＮ）ランジスタのベース領域に到達する九め
である。第２埋込層をインジェクタ領域の底面に接する
ように形成した場合はインジェクト領域からの底面のホ
ール０注入が低下しベース電流の減少となってβｉｎｊ
は上昇する。すなわち、βｉｎｊの上昇に工り同−工ｉ
ｎｊ におけるｖｂｉａｓが小さくなり低電流におけ
る高速化が実現できる。さらに、第２埋込層が第１ベー
ス領域の横方向に形成されている究め、第１ベース領域
からの注入され九ホールのエミッタ領域内での蓄積が減
少し、大電流における高速化も計ることができる。尚、
従来通り、インバータＮＰＮ）ランジスタのβ、と通常
のＮＰＮ）ランジスタ０ｈＦｌは独立に制御でき通常の
ＮＰＮトランジスタのＢｖｃｌｏの確保も容易にできる
ことはいうまでもない。
（発明の効果）
以上説明し九よｊｊＣ本発明によれば、Ｘ２Ｌ 。
インジェクタトランジスタの／１月の上昇とエピタキシ
ャル層における少数キャリアの蓄積電荷の減少を計るこ
とができるため１２Ｌの高速化、特に低電流における高
速化が実現できる半導体装置が得られる。
ャル層における少数キャリアの蓄積電荷の減少を計るこ
とができるため１２Ｌの高速化、特に低電流における高
速化が実現できる半導体装置が得られる。
第１！１図（ａ）〜（Ｃ）は本発明の一実施例の製造方
法を説明するための工程順に示した断面図、第２図は従
来とＩＬ の通常のバイポーラトランジスタとｖ含む半
導体装置のｉｌｌの例の断面図、ＩＥ３図は従来のＸ２
Ｌと通常のバイポーラトランジスタとを含む半導体装置
の第２の例の断面図である。 １・・・・・・ＰＩＪＩｌシリコン基板、２・・・・・
・Ｎ”１ｌ（ＩＩＩ）埋込層、３・・・・・・Ｎ型ＩＩ
２埋込層、４・・・・・・Ｎ−型エピタキシャル層、５
・・・・・・Ｐ＋型絶縁分離領域、６・・・・・・Ｐ型
ｍ１ベース領域、７ａ・・・・・・Ｐ＋麗インジェクタ
領域、７ｂ・・・・・・Ｐ＋型纂２ベース領域、７ｃ・
・・・・・Ｐ＋型ベース領域ｓｓａ・・・・・・Ｎ＋型
型層ミッタコンタクト領域８ｂ・・・・・・Ｎ＋＋コレ
クタ領域、８ｃ・・・・・・Ｎ＋＋エミッタ領域、８ｄ
・・・・・・Ｎ＋Ｈ１ｌ：ルクタコンタクト領域、９・
・・・・・酸化膜、１０・・・・・・インジェクタ電極
パターン、１１．１２．１３・・・・・・インバータＮ
ＰＮトランジスタのエミッタ、ベース、コレクタ電極パ
ターン、１４，１５．１６・山・・通常のＮＰＮ）ラン
ジスタのエミッタ、ベース、コレクタ電極パターン。 ５；Ｐ！絶縁９鹸傾亀 第１図 第２図 弗３図
法を説明するための工程順に示した断面図、第２図は従
来とＩＬ の通常のバイポーラトランジスタとｖ含む半
導体装置のｉｌｌの例の断面図、ＩＥ３図は従来のＸ２
Ｌと通常のバイポーラトランジスタとを含む半導体装置
の第２の例の断面図である。 １・・・・・・ＰＩＪＩｌシリコン基板、２・・・・・
・Ｎ”１ｌ（ＩＩＩ）埋込層、３・・・・・・Ｎ型ＩＩ
２埋込層、４・・・・・・Ｎ−型エピタキシャル層、５
・・・・・・Ｐ＋型絶縁分離領域、６・・・・・・Ｐ型
ｍ１ベース領域、７ａ・・・・・・Ｐ＋麗インジェクタ
領域、７ｂ・・・・・・Ｐ＋型纂２ベース領域、７ｃ・
・・・・・Ｐ＋型ベース領域ｓｓａ・・・・・・Ｎ＋型
型層ミッタコンタクト領域８ｂ・・・・・・Ｎ＋＋コレ
クタ領域、８ｃ・・・・・・Ｎ＋＋エミッタ領域、８ｄ
・・・・・・Ｎ＋Ｈ１ｌ：ルクタコンタクト領域、９・
・・・・・酸化膜、１０・・・・・・インジェクタ電極
パターン、１１．１２．１３・・・・・・インバータＮ
ＰＮトランジスタのエミッタ、ベース、コレクタ電極パ
ターン、１４，１５．１６・山・・通常のＮＰＮ）ラン
ジスタのエミッタ、ベース、コレクタ電極パターン。 ５；Ｐ！絶縁９鹸傾亀 第１図 第２図 弗３図
Claims (1)
- 一導電型半導体基板上に形成された反対導電型のエピタ
キシャル層と、前記半導体基板とエピタキシャル層との
境界領域に形成された複数個の反対導電型の第１埋込層
と、前記エピタキシャル層の上面から前記半導体基板に
達して前記エピタキシャル層を複数の島に分離する一導
電型の絶縁分離領域と、前記島のうちの一つの島に形成
された通常のバイポーラトランジスタと、前記島のうち
の他の一つの島に形成された一導電型の第１及び第２領
域と該第２領域に比して低濃度かつ深く形成された一導
電型の第３領域と該第３領域内に形成された少くとも１
個の反対導電型の第４領域と、前記他の一つの島内の前
記第３領域直下を除く前記第１埋込層上にかつ第１埋込
層に接して形成される第２埋込層とを有し、前記他の島
の第１領域をエミッタ、前記他の一つの島のエピタキシ
ャル層をベース、前記第２領域をコレクタとする横方向
トランジスタと、前記他の一つの島のエピタキシャル層
をエミッタ、前記第３領域をベース、前記第４領域をコ
レクタとするスイッチング素子としての縦方向トランジ
スタとを含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60069314A JPS61228664A (ja) | 1985-04-02 | 1985-04-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60069314A JPS61228664A (ja) | 1985-04-02 | 1985-04-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61228664A true JPS61228664A (ja) | 1986-10-11 |
Family
ID=13398970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60069314A Pending JPS61228664A (ja) | 1985-04-02 | 1985-04-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61228664A (ja) |
-
1985
- 1985-04-02 JP JP60069314A patent/JPS61228664A/ja active Pending
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