JPS6122792B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は電子時打回路に関するものである。

従来、この種の電子時打回路は第１図図示のよ
うな回路のものが提供されているが、かかる従来
例回路にあつては電源投入時に時打論理回路を所
定の状態に設定する手段を設けていないため、電
源投入時に、不必要にも時打音を発生し、あたか
も誤動作したかのように思われることがあつた。

本発明はこのような問題点を解消するために為
されたもので、その目的とするところは、電源投
入時に不必要や時打音が発生することを防止した
電子時打回路を提供するにある。

第２図は本発明の一実施例の全体回路を示し、
水晶発振時計からの発振信号を入力端Ｘから入力
して分周し、打音周期パルス信号を分周回路４
と、分周回路４の所定分周段からの出力を入力し
て分周し、ミキシングゲートOR₁にて音声用信号
を作成するための分周回路５とから発振部を構成
している。分周回路５はカウンタ６の分周出力を
第１の音声周波数信号f₁出力とし、カウンタ７の
分周出力を第２の音声周波数信号f₂とし、一方の
音声周波数信号f₁をミキシングゲートOR₁の一入
力に入力せしめるとともに他方の音声周波数信号
f₂をミキシングゲートOR₁の他入力に直接入力せ
しめ、ミキシングゲートOR₁のオーアゲート出力
を音声用信号として取出すようになつている。図
中１は電源の投入したときにこれを検出してコン
デンサCx、抵抗Rxの時定数と、インバータINx₁
のスレシヨルドレベルに決定される所定時間のパ
ルス幅のパルス信号を出力するワンパルス発生器
であり、２はワンパルス発生器１の出力をインバ
ータINx₂を介して１入力端に入力するアンド回
路ANDxと、ワンパルス発生器１の出力を１入力
端に入力するノア回路NORxとから構成され、フ
リツプフロツプF₁の反転入力端にアンド回路
ANDxの出力端を接続し、ノア回路NORxの出力
端をフリツプフロツプF₁の正転入力端に接続し
ているものであつて、前記ワンパルス発生器１と
で、パワーオンクリア回路３を構成し、ワンパル
ス発生器１のパルス信号が存在している期間、ア
ンド回路ANDxの他入力端の信号レベル並びにノ
ア回路NORxの他入力端の信号レベルいかんにか
かわらず、フリツプフロツプF₁の出力を“１”
に設定し、反転するのを阻止するようになつてい
る。図中８は水晶時計から正時信号が入力すると
動作する正時信号発生回路で、この正時信号発生
回路８は、抵抗R₁と、コンデンサC₁と、インバ
ータIN₁とで構成されたワンパルス発生器並びに
コンデンサC₁に並列に接続した正時信号スイツ
チSW₁等から構成されるもので、正時信号スイツ
チSW₁を正時信号の入力と同時にオンして、信号
を出力する。９は時刻合わせ回路であつて、抵抗
R₂と、コンデンサC₂と、インバータIN₂とで構成
せるワンパルス発生器と、コンデンサC₂に並列
に接続した時刻合わせ用のスイツチSW₂等とで構
成せられ、スイツチSW₂のオン，オフによつて信
号を出力する。１０は時打音数を１個に設定する
ためのスキツプ信号発生回路であり、又１１は時
打音を零と設定するためのストツプ信号発生回路
で、これらのスキツプ信号発生回路１０、ストツ
プ信号発生回路１１のスイツチはロータリスイツ
チRSのｃ端子、ｄ端子にて構成されロータリス
イツチRSが所定端子に切換えられたときに信号
を発生させる。ロータリスイツチRSは別にａ端
子と、ｂ端子とを有し、ａ端子は音量等の調整の
際に使用する連続打音発生回路１２のスイツチを
構成し、ｂ端子は前記時刻合わせ回路９のスイツ
チSW₂に直列に接続されており、時刻合わせ時に
当端子に投入されると時刻合わせが可能となるも
のである。連続打音発生回路１２は、打音周期パ
ルス信号を正時信号入力時や、時刻合わせ時以外
でも任意時に連続的に発生させることができるも
ので、抵抗R₃、コンデンサC₃、インバータIN₃か
らなるワンパルス発生器等で構成されている。１
３は時打数設定回路であつて、上記分周回路４か
らの出力信号（打音周期パルス信号）を入力させ
てカウントし、時刻合わせ用の打音周期パルス信
号又は正時用の打音周期パルス信号を所定数減衰
回路１４へ出力設定する。１５は打ち終りの打音
のみ、それ以前の打音間隔より半拍遅らせるため
に打音周期パルス信号を処理するための遅延回路
であり、１６は減衰回路１４の出力信号を増幅し
てスピーカ１７にて時打音を発鳴させるための増
幅部である。

次に本発明の一実施例回路の動作を説明する。
今、電源が投入されると、第３図ａのようにパワ
ーオンクリア回路３のワンパルス発生器１からパ
ルス信号が発生して、第３図ｂのようにフリツプ
フロツプF₁の出力状態を“１”レベルに設定す
るとともに時打数設定回路１３のカウンタ１３ａ
をリセツトする。ところで正時信号発生回路８
と、時刻合わせ回路９と、連続打音発生回路１２
にあつては電源投入から、各回路のコンデンサ
C₁，C₂，C₃、抵抗R₁，R₂，R₃で決まる時定数に
よつて各コンデンサC₁，C₂，C₃の充電電圧がイ
ンバータIN₁，IN₂，IN₃のスレシヨルド電位を越
えるまで、パルス入力信号が入力した時と同様に
信号がインバータIN₁，IN₂，IN₃を介して発生す
るが、パルス発生器１の時定数CxRxと各回路の
時定数CiRi（ｉ＝１，２，３）とをCxRx≫CiRi
と設定することにより、第５図ａ，ｂに示すよう
に、ワンパルス発生器１のパルス信号の時間幅
T₁が、各回路の電源投入から安定するまでに発
生する信号の時間幅Toより長くなり、フリツプ
フロツプF₁は電源投入時からワンパルス発生器
１のパルス信号が消滅するまでの間、論理ゲート
回路２によつて反転することはなく、出力の初期
状態を“１”レベルとする。次いでロータリスイ
ツチRSをｂ端子に切換えて、時刻合わせ回路９
のスイツチSW₂を投入すると、時刻合わせ回路９
から第３図ｃに示すパルス信号が出力してフリツ
プフロツプF₁が“０”レベル出力に反転する。
フリツプフロツプF₁が“０”レベルに反転する
と、分周回路４のシフトレジスタ４ａにデータ入
力して、ノア回路NOR₁から第３図ｅのようにパ
ルス信号が出力して分周段FF₁₄乃至FF₂₀をリセ
ツトする。そして分周段FF₁₅のQ₁₅出力が“１”
レベルになつた瞬間後（msec単位）に、ナンド
回路NAND₁から分周出力たる打音周期パルス信
号が第３図ｆのように出力され更に遅延回路１５
のノア回路NOR₂，NOR₃を介して、減衰回路１
４へ出力されトランスフアゲートTG₂，TG₃をオ
ン・オフし、増幅部１６のスピーカ１７を鳴動さ
せる。このとき分周回路５からの音声用信号は上
記の打音周期パルス信号によるトランスフアゲー
トTG₂，TG₃のオンオフにて変調され所定の音色
を持ち時打信号となる。さて上記ナンド回路
NAND₁から出力した打音周期パルス信号は同時
に時打数設定回路１３へ入力する。即ち上述のス
イツチSW₂を投入した時点でカウンタ１３ａがリ
セツトされ、打音周期パルス信号が第３図ｉのよ
うに入力する。この際ノア回路NOR₄の出力パル
ス＜第３図ｃ＞が、第３図ｈのようにフリツプフ
ロツプF₂の出力を“０”レベルに設定するた
め、打音周期パルス信号がプリセツトカウンタ１
３ｂへは入力しないように制御されると同時にカ
ウンタ１３ａのデータの補数をプリセツトカウン
タ１３ｂの各ビツトにパラレルセツトする時刻合
わせが終了してスイツチSW₂をオフすると、ノア
回路NOR₅からパルス信号が１個第３図ｄのよう
に出力してカウンタ１３ａの各ビツトの出力を１
個進める。これは次に正時信号が入つて“時刻合
わせ”した時刻数の次の時刻数を打音するために
カウンタ１３ａを設定するもので、例えば４時に
時刻合わせを行なうと、カウンタ１３ａに５個の
パルス信号が入ると、同時にフリツプフロツプ
F₁を反転させてその出力を“１”レベルに設定
する。従つてナンド回路NAND₁の出力は存在す
るが、ノア回路NOR₂の出力、即ち打音周期パル
ス信号の外部への出力は停止する。第３図ｊ乃至
ｍはカウンタ１３ａのQ₁出力、Q₂出力、Q₄出
力、Q₈出力を示す。

さてこの状態で、正時信号が入力して正時信号
発生回路８のノア回路NOR₉から第４図ａのよう
にパルス信号が出力してフリツプフロツプF₁を
反転させその出力を“０”レベルとし、上述の時
刻合わせ同様に打音周期パルス信号を出力させ
る。このとき同時にフリツプフロツプF₂を反転
させて出力を“１”レベルに設定し、打音周期パ
ルス信号がカウンタ１３ａには入力せず、第４図
ｂのようにプリセツトカウンタ１３ｂに入力する
ように時打数設定回路１３を制御する。さて上述
のように“時刻合わせ”時に、カウンタ１３ａの
データの補数がプリセツカウンタ１３ｂの各ビツ
トにパラレルセツトしているため、例えば、今４
時に“時刻合わせ”された状態ではカウンタ１３
ａには５個、即ち〔0101〕のデータが存在してお
り、そのため、プリセツトカウンタ１３ｂにはそ
の補数である〔1010〕が各ビツトにパラレルセツ
トされている。そこでフリツプフロツプF₂が
“１”レベル出力となつた瞬間にプリセツトカウ
ンタ１３ｂの入力ｃは“１”レベルとなつてプリ
セツトカウンタ１３ｂのQ₁出力へ１個のパルス
を送りカウントする。従つて打音周期パルス信号
がプリセツトカウンタ１３ｂへ入力してくる前に
１個カウントするため、各Q₈，Q₄，Q₂，Q₁の
〔1010〕のカウント内容が〔1011〕となつて、そ
の後打音周期パルス信号が１個入力する毎にカウ
ント内容が〔1100〕、〔1101〕、〔1110〕、〔1111〕，
〔0000〕のように変わり、プリセツトカウンタ１
３ｂは減算回路として機能する。第４図ｃ乃至ｆ
はプリセツトカウンタ１３ｂの各ビツトQ₁，
Q₂，Q₄，Q₈出力を示す。即ち最初に設定した数
〔例えば５の補数〕に５を減算すると０となる。
ここで例えば５時を正時打音する場合５個の時打
音、即ち“打ち終り音”を他の打音から特徴づけ
たいという時、その”打ち終り音”の１個手前の
４個目のビツト出力〔1111〕を使つて、５個目の
音を検出することによつて打音間隔や減衰時間を
変えることができるのである。この〔1111〕を検
出するのはナンド回路NAND₂であつて、〔1111〕
にプリセツトカウンタ１３ｂの各ビツト出力がな
つた時に第４図ｇのように遅延回路１５への出力
を生じ、分周回路４のナンド回路NAND₁からノ
ア回路NOR₂を介して出力する打音周期パルス信
号を停止させる。一方遅延回路１５のナンド回路
NAND₃は、“打ち終り音”をそれまでの打音間隔
に対して半拍遅らせるために、上記ナンド回路
NAND₁の打音周期パルス信号の出力と同時にこ
の出力に半拍遅れて同様な第３図ｇの打音周期パ
ルス信号を出力するもので、時打数設定回路１３
のナンド回路NAND₂に第４図ｇの出力が生じる
と、ノア回路NOR₈を通じて第４図ｈのようにナ
ンド回路NAND₃の出力がフリツプフロツプF₃，
F₄から構成される２ビツトのカウンタ１８へ入
力することとなる。このカウンタ１８は打音周期
パルス信号をナンド回路NAND₁からナンド回路
NAND₃へ切換えると同時にこの打音周期パルス
信号を時打音用とすると、逆に半拍早い打音出力
となるので、このナンド回路NAND₃からの打音
周期パルス信号を第４図ｉ，ｊのようにカウント
して２ビツト目の出力、即ち１個手前の打音周期
パルス信号に対して１ビツト遅らせた信号を得る
ようにしたものであり、この打音周期パルス信号
たる出力がノア回路NOR₃を介して時打数設定回
路１３のプリセツトカウンタ１３ｂへ入力してそ
のビツト出力を〔1111〕から〔0000〕とする。従
つてノア回路NOR₆から信号が発生し、レジスタ
１９へ入力する。そしてレジスタ１９の出力によ
つて第４図ｏのようにノア回路NOR₇に出力が生
じ、フリツプフロツプF₅の出力を“０”レベル
とし、トランスフアゲートTG₁をオフとする。こ
のトランスフアゲートTG₁のオフによつて減衰ル
ープから抵抗Rgを切離す。即ち減衰回路１４は
コンデンサCOと、抵抗Rhと、抵抗Rgとの並列
回路から減衰ループを構成しているものであるが
抵抗Rgを切離すと、その減衰時定数はτ＝CO・
Rhとなつて大きくなり、減衰時間が長くなる。
従つてプリセツトカウンタ１３ｂのカウンタ内容
たる各ビツト出力〔1111〕によつて検出された
“打ち終り音”はそれ以前の時打音に比して長く
余韻を持つこととなる。この時打音出力と同時に
レジスタ１９のQg₃出力によつて、打音停止信号
が出力され、フリツプフロツプF₁の出力状態を
“１”レベルとし、ナンド回路NAND₁，NAND₃
からの打音周期パルス信号をノア回路NOR₂，
NOR₈を閉じることにより、各部への出力を停止
させる。同時に上記Qg₃出力をカウンタ１３ａへ
出力して、次の正時の時打数にカウンタ内容を設
定する。またこのときフリツプフロツプF₂を反
転し“０”レベルとして、カウンタ１３ａの内容
をプリセツトカウンタ１３ｂにパラレルセツトす
るようにゲート２０を開く。このようにして次の
正持信号に対してスタンバイするのである。第４
図ｋはノア回路NOR₆の出力を示し、同図，
ｍ，ｎはレジスタ１９のQg₁，Qg₂，Qg₃出力を
示し、また同図ｍ〜ｏのタイムスケールは拡大し
ている。又第４図ｐは時刻合わせ時を正時の際の
時打音を示す。

本発明は、上述のように構成しているので、正
時信号が入力する度に当該正時に応じた時打数の
時打音を発鳴することができるものであつて、信
号入力端に入力する信号に応じて出力を反転させ
該出力の状態で上記打音周期パルス信号発生手段
の打音周期パルス信号の出力を制御するフリツプ
フロツプを備えると共に、電源にコンデンサと抵
抗との直列回路を接続して、コンデンサの電圧が
インバータのスレツシヨルド電位を越えるまでの
所定時間パルス信号を出力するワンパルス発生器
と、該ワンパルス発生器から前記パルス信号の出
力期間中上記フリツプフロツプの出力を上記所定
論理値に保持する信号を上記フリツプフロツプの
信号入力端に出力する論理ゲート回路とを有する
パワーオンクリア回路を具備してあるので、ワン
パルス発生器のCR時定数を正時信号発生回路
や、時刻合わせ回路等のワンパルス発生器のCR
時定数より大きくすることにより、電源投入時の
不安定による各回路から出力する信号にてフリツ
プフロツプが反転するのを阻止して、時打音が不
必要に発生するのを防止でき、しかも回路構成が
簡単であるという効果を奏する。

【図面の簡単な説明】

第１図は従来例の回路図、第２図は本発明の一
実施例の回路図、第３図乃至第４図は同上の各部
のタイムチヤート、第５図は同上のパワーオンク
リア回路の動作説明図であり、Cxはコンデン
サ、Rxは抵抗、INx₁はインバータ、F₁はフリツ
プフロツプ、１はワンパルス発生器、２は論理ゲ
ート回路、３はパワーオンクリア回路である。

Claims (1)

【特許請求の範囲】
1. １ 打音周期パルス信号を発生させる打音周期パ
   ルス信号発生手段と、打音周期パルス信号にて変
   調された音声用信号を時打信号として入力し、打
   音周期パルス信号の個数に応じた個数の時打音を
   発鳴する発鳴手段と、打音周期パルス信号をカウ
   ントして現在正時数時打数を制御し且つ次の正時
   数に対応した時打数をプリセツトする時打論理手
   段とを有した電子時打回路において、信号入力端
   に入力する信号に応じて出力を反転させ該出力の
   状態で上記打音周期パルス信号発生手段の打音周
   期パルス信号の出力を制御するフリツプフロツプ
   を備えると共に、電源にコンデンサと抵抗との直
   列回路を接続してコンデンサの電圧がインバータ
   のスレツシヨルド電位を越えるまでの所定時間パ
   ルス信号を出力するワンパルス発生器と、該ワン
   パルス発生器から前記パルス信号の出力期間中上
   記フリツプフロツプの出力を上記所定論理値に保
   持する信号を上記フリツプフロツプの信号入力端
   に出力する論理ゲート回路とを有するパワーオン
   クリア回路を具備して成ることを特徴とする電子
   時打回路。