JPS6122789B2 - - Google Patents
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- JPS6122789B2 JPS6122789B2 JP15191677A JP15191677A JPS6122789B2 JP S6122789 B2 JPS6122789 B2 JP S6122789B2 JP 15191677 A JP15191677 A JP 15191677A JP 15191677 A JP15191677 A JP 15191677A JP S6122789 B2 JPS6122789 B2 JP S6122789B2
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Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G13/00—Producing acoustic time signals
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
Description
【発明の詳細な説明】
本発明は、打音周期パルス信号にて変調された
音声用クロツク信号を時打信号として入力し、打
音周期パルス信号の個数に応じた個数の時打音を
発鳴する発鳴手段と、打音周期パルス信号をカウ
ントとして現在正時数に時打数を制御し且つ次の
正時数に対応した時打数をプリセツトする時打論
理手段とを有した電子時打装置において、時打論
理手段に所定の時打数をプリセツトするための時
刻合わせ動作を、正時信号の入力による時打論理
手段の時打数制御動作に対して優先させて成るこ
とを特徴とする電子時打回路に係り、その目的と
するところは、時打論理動作において、時刻合わ
せ動作を正時動作に優先させることによつて時刻
合わせ中に例え正時信号が入力しても時刻合わせ
の動作が完了するまで時打論理動作を時刻合わせ
に設定することができる電子時打回路を提供する
にある。
音声用クロツク信号を時打信号として入力し、打
音周期パルス信号の個数に応じた個数の時打音を
発鳴する発鳴手段と、打音周期パルス信号をカウ
ントとして現在正時数に時打数を制御し且つ次の
正時数に対応した時打数をプリセツトする時打論
理手段とを有した電子時打装置において、時打論
理手段に所定の時打数をプリセツトするための時
刻合わせ動作を、正時信号の入力による時打論理
手段の時打数制御動作に対して優先させて成るこ
とを特徴とする電子時打回路に係り、その目的と
するところは、時打論理動作において、時刻合わ
せ動作を正時動作に優先させることによつて時刻
合わせ中に例え正時信号が入力しても時刻合わせ
の動作が完了するまで時打論理動作を時刻合わせ
に設定することができる電子時打回路を提供する
にある。
第１図は本発明の一実施例の全体回路を示し、
水晶発振時計からの発振信号を入力端３から入力
して分周し、打音周期パルス信号を取出す分周回
路１と、分周回路１の所定分周段からの出力を入
力して分周し、ミキシングゲートOR1にて音声用
クロツク信号を作成するための分周回路２とから
発振部を構成している。分周回路２はカウンタ
B1の分周出力を第１の音声周波数信号f1とし、カ
ウンタB2の分周出力を第２の音声周波数信号f2と
し、一方の音声周波数f1をミキシングゲートOR1
の一入力に入力に入力せしめるとともに他方の音
声周波数信号f2をミキシングゲートOR1の他入力
に入力せしめ、ミキシングゲートOR1のオーアゲ
ート出力を音声用クロツク信号として取出すよう
になつている。図中５は電源スイツチ（図示せ
ず）の投入したときにこれを検出してパルス信号
を出力する電源投入検知部であり、この電源投入
検知部５のパルス信号にてフリツプフロツプFF1
の初期出力を“１”に決定する。６は水晶時計か
ら正時信号が入力すると動作する正時信号発生回
路で、この正時信号発生回路６は正時信号スイツ
チSW1を正時信号の入力と同時にオンして、信号
を出力する。７は時刻合わせ回路であつて、スイ
ツチSW2を投入すると、上記フリツプフロツプ
FF1の出力を“１”のレベルに設定するための信
号を出力する。これらの正時信号発生回路６、時
刻合わせ回路７には３ビツトのシフトレジスター
６ａ，７ａを夫々設け、正時信号スイツチSW1、
スイツチSW2のチヤタリング及びバウンシング防
止をするようになつている。８はスキツプ信号発
生回路であり、また９はストツプ信号回路で、こ
れらのスキツプ信号発生回路８、ストツプ信号発
生回路９のスイツチはロータリスイツチRSの
SCS端子、ｄ端子にて構成されロータリスイツチ
RSが所定端子に切換えられたときに信号を発生
させる。ロータリスイツチRSは別にａ端子と、
ｂ端子とを有し、ａ端子は音量等の調整の際に使
用する連続打音発生回路１０のスイツチを構成
し、ｂ端子は前記時刻合わせ回路７のスイツチ
SW2に直列に接続されており、時刻合わせ時に当
端子に投入されると、時刻合わせが可能となるも
のである。１１は時打数設定回路であつて、上記
分周回路１からの出力信号（打音周期パルス信
号）を入力させてカウントし、時刻合わせ用の打
音周期パルス信号又は正時用の打音周期パルス信
号を所定数減衰回路１２へ出力設定する。１３は
打終わりの打音のみ、それ以前の打音間隔より半
拍遅らせるために打音周期パルスを処理するため
の遅延回路であり、１４は減衰回路１２の出力信
号を増幅してスピーカ１５にて時打音を発鳴させ
るための増幅部である。
水晶発振時計からの発振信号を入力端３から入力
して分周し、打音周期パルス信号を取出す分周回
路１と、分周回路１の所定分周段からの出力を入
力して分周し、ミキシングゲートOR1にて音声用
クロツク信号を作成するための分周回路２とから
発振部を構成している。分周回路２はカウンタ
B1の分周出力を第１の音声周波数信号f1とし、カ
ウンタB2の分周出力を第２の音声周波数信号f2と
し、一方の音声周波数f1をミキシングゲートOR1
の一入力に入力に入力せしめるとともに他方の音
声周波数信号f2をミキシングゲートOR1の他入力
に入力せしめ、ミキシングゲートOR1のオーアゲ
ート出力を音声用クロツク信号として取出すよう
になつている。図中５は電源スイツチ（図示せ
ず）の投入したときにこれを検出してパルス信号
を出力する電源投入検知部であり、この電源投入
検知部５のパルス信号にてフリツプフロツプFF1
の初期出力を“１”に決定する。６は水晶時計か
ら正時信号が入力すると動作する正時信号発生回
路で、この正時信号発生回路６は正時信号スイツ
チSW1を正時信号の入力と同時にオンして、信号
を出力する。７は時刻合わせ回路であつて、スイ
ツチSW2を投入すると、上記フリツプフロツプ
FF1の出力を“１”のレベルに設定するための信
号を出力する。これらの正時信号発生回路６、時
刻合わせ回路７には３ビツトのシフトレジスター
６ａ，７ａを夫々設け、正時信号スイツチSW1、
スイツチSW2のチヤタリング及びバウンシング防
止をするようになつている。８はスキツプ信号発
生回路であり、また９はストツプ信号回路で、こ
れらのスキツプ信号発生回路８、ストツプ信号発
生回路９のスイツチはロータリスイツチRSの
SCS端子、ｄ端子にて構成されロータリスイツチ
RSが所定端子に切換えられたときに信号を発生
させる。ロータリスイツチRSは別にａ端子と、
ｂ端子とを有し、ａ端子は音量等の調整の際に使
用する連続打音発生回路１０のスイツチを構成
し、ｂ端子は前記時刻合わせ回路７のスイツチ
SW2に直列に接続されており、時刻合わせ時に当
端子に投入されると、時刻合わせが可能となるも
のである。１１は時打数設定回路であつて、上記
分周回路１からの出力信号（打音周期パルス信
号）を入力させてカウントし、時刻合わせ用の打
音周期パルス信号又は正時用の打音周期パルス信
号を所定数減衰回路１２へ出力設定する。１３は
打終わりの打音のみ、それ以前の打音間隔より半
拍遅らせるために打音周期パルスを処理するため
の遅延回路であり、１４は減衰回路１２の出力信
号を増幅してスピーカ１５にて時打音を発鳴させ
るための増幅部である。
次に本発明の一実施例回路の動作を説明する。
今、電源スイツチ（図示せず）が投入されると、
第２図ａ＜第３図イ＞のように電源投入検知部５
からパルス信号が発生して、第２図ｂのようにフ
リツプフロツプFF1の出力状態を“１”レベルに
設定するとともに、第２図ｃに示すフリツプフロ
ツプFF2の出力を“０”レベルに設定する。次い
でロータリスイツチRSをｂ端子に接続し、時刻
合わせ回路７のスイツチSW2を投入すると、第２
図ｄ＜第３図ハ＞に示すパルス信号がノア回路
NOR1から出力してフリツプフロツプFF1が
“０”レベルに反転するとともに、フリツプフロ
ツプFF2を“１”レベルに反転する。同時に分周
回路１のシフトレジスタ１ａにデータ入力してノ
ア回路NOR2から第２図ｆ＜第３図ホ＞のように
パルス信号が出力して、分周段FF14乃至FF20を
リセツトする。そして分周段FF15のQ15出力が
“１”レベルになる瞬間後（msec単位）にナンド
回路NAND1から分周出力たる打音周期パルス信
号が第２図ｇ＜第３図ヘ＞のように出力され、更
に遅延回路１３のノア回路NOR3，NOR4を介て
減衰回路１２へ出力されトランスフアゲートTG
２，TG３オンオフし、増幅部１４のスピーカ１
５を鳴動させる。このとき分周回路２からの音声
用クロツク信号は上記の打音周期パルス信号によ
るトランスフアゲートTG２，TG３のオンオフに
て変調され所定の音声を持つ時打音信号となる。
さて上記ナンド回路NAND1から出力した打音周
期パルス信号は同時に時打数設定回路１１へ入力
する。第２図ｈ＜第３図ト＞はナンド回路
NAND1に対して半拍遅れてナンド回路NAND2か
ら出力する打音周期パルス信号である。即ち上述
のスイツチSW2を投入した時点でカウンタC1が
リセツトされ、打音周期パルス信号が第２図ｊ＜
第３図リ＞のように入力する。ところでこの時刻
合わせ中にたまたま正時信号が第２図ｏのように
入つてくると、正時信号発生回路６にあつては、
正時信号スイツチSW1がオンとなつて、ノア回路
NOR6の入力φ１，φ２が第２図pqのようになる
が、その他の入力φ３はフリツプフロツプFF2の
出力であるため、正時信号の入力には関係なく第
２図ｒのように“１”レベルを保持し、第２図ｓ
のように出力を生じない。従つて、“時刻合わ
せ”動作は正時信号に優先して継続されることと
なる。され“時刻合わせ”動作においてノア回路
NOR1から第２図ｅ＜第３図ニ＞のように信号が
出力すると、第２図ｉのようにフリツプフロツプ
FF21の出力を“０”レベルに設定するため打音
周期パルス信号がプリセツトカウンタC2へは入
力しないようにし同時にカウンタC1の各ビツト
のデータの補数とプリセツトカウンタC2の各ビ
ツトにパラレルセツトする。第２図ｋ，，ｍ，
ｎ＜第３図ヌ、ル、ヲ、ワ＞はカウンタC1の各
ビツトQ1，Q2，Q4，Q8，の出力信号を示す。
今、電源スイツチ（図示せず）が投入されると、
第２図ａ＜第３図イ＞のように電源投入検知部５
からパルス信号が発生して、第２図ｂのようにフ
リツプフロツプFF1の出力状態を“１”レベルに
設定するとともに、第２図ｃに示すフリツプフロ
ツプFF2の出力を“０”レベルに設定する。次い
でロータリスイツチRSをｂ端子に接続し、時刻
合わせ回路７のスイツチSW2を投入すると、第２
図ｄ＜第３図ハ＞に示すパルス信号がノア回路
NOR1から出力してフリツプフロツプFF1が
“０”レベルに反転するとともに、フリツプフロ
ツプFF2を“１”レベルに反転する。同時に分周
回路１のシフトレジスタ１ａにデータ入力してノ
ア回路NOR2から第２図ｆ＜第３図ホ＞のように
パルス信号が出力して、分周段FF14乃至FF20を
リセツトする。そして分周段FF15のQ15出力が
“１”レベルになる瞬間後（msec単位）にナンド
回路NAND1から分周出力たる打音周期パルス信
号が第２図ｇ＜第３図ヘ＞のように出力され、更
に遅延回路１３のノア回路NOR3，NOR4を介て
減衰回路１２へ出力されトランスフアゲートTG
２，TG３オンオフし、増幅部１４のスピーカ１
５を鳴動させる。このとき分周回路２からの音声
用クロツク信号は上記の打音周期パルス信号によ
るトランスフアゲートTG２，TG３のオンオフに
て変調され所定の音声を持つ時打音信号となる。
さて上記ナンド回路NAND1から出力した打音周
期パルス信号は同時に時打数設定回路１１へ入力
する。第２図ｈ＜第３図ト＞はナンド回路
NAND1に対して半拍遅れてナンド回路NAND2か
ら出力する打音周期パルス信号である。即ち上述
のスイツチSW2を投入した時点でカウンタC1が
リセツトされ、打音周期パルス信号が第２図ｊ＜
第３図リ＞のように入力する。ところでこの時刻
合わせ中にたまたま正時信号が第２図ｏのように
入つてくると、正時信号発生回路６にあつては、
正時信号スイツチSW1がオンとなつて、ノア回路
NOR6の入力φ１，φ２が第２図pqのようになる
が、その他の入力φ３はフリツプフロツプFF2の
出力であるため、正時信号の入力には関係なく第
２図ｒのように“１”レベルを保持し、第２図ｓ
のように出力を生じない。従つて、“時刻合わ
せ”動作は正時信号に優先して継続されることと
なる。され“時刻合わせ”動作においてノア回路
NOR1から第２図ｅ＜第３図ニ＞のように信号が
出力すると、第２図ｉのようにフリツプフロツプ
FF21の出力を“０”レベルに設定するため打音
周期パルス信号がプリセツトカウンタC2へは入
力しないようにし同時にカウンタC1の各ビツト
のデータの補数とプリセツトカウンタC2の各ビ
ツトにパラレルセツトする。第２図ｋ，，ｍ，
ｎ＜第３図ヌ、ル、ヲ、ワ＞はカウンタC1の各
ビツトQ1，Q2，Q4，Q8，の出力信号を示す。
さて、時刻合わせが終了してスイツチSW2をオ
フすると、ノア回路NOR5からパルス信号が第２
図ｅのように１個出力してカウンタC1の各ビツ
トの出力を１個進める。これは次に正時信号が入
つて“時刻合わせ”した時刻数の次の時刻数を打
音するためにカウンタC1を設定するもので例え
ば４時に時刻合わせを行なうとカウンタC1には
５個のパルス信号が入力する。同時にフリツプフ
ロツプFF1を反転させてその出力を“１”レベル
に設定する。従つてナンド回路NANDの出力は存
在するが、ノア回路NOR3の出力、即ち打音周期
パルス信号の各部への出力は停止する。
フすると、ノア回路NOR5からパルス信号が第２
図ｅのように１個出力してカウンタC1の各ビツ
トの出力を１個進める。これは次に正時信号が入
つて“時刻合わせ”した時刻数の次の時刻数を打
音するためにカウンタC1を設定するもので例え
ば４時に時刻合わせを行なうとカウンタC1には
５個のパルス信号が入力する。同時にフリツプフ
ロツプFF1を反転させてその出力を“１”レベル
に設定する。従つてナンド回路NANDの出力は存
在するが、ノア回路NOR3の出力、即ち打音周期
パルス信号の各部への出力は停止する。
さてこの状態で、正時信号が入力して正時信号
発生回路６のノア回路NOR6から第３図カのよう
にパルス信号が出力してフリツプフロツプFF1を
第３図ロのように再び反転させ、その出力を
“０”レベルとし、上述の時刻合わせ同様に打音
周期パルス信号を出力させる。このとき同時にフ
リツプフロツプFF21を反転させて第３図チのよ
うに“１”レベル設定し、打音周期パルス信号が
カウンタC1には入力せず、第３図ヨのようにプ
リセツトカウンタC2に入力するように時打数設
定回路１１を制御する。上述のように“時刻合わ
せ”時にカウンタC1のデータの補数がプリセツ
トカウンタC2の各ビツトにパラレルセツトして
いるため、例えば今４時に“時刻合わせ”された
状態ではカウンタC1には５個、即ち〔0101〕の
データが存在しており、そのため、プリセツトカ
ウンタ２にはその補数である〔1010〕が各ビツト
にパラレルセツトされている。そこでフリツプフ
ロツプFF21が“１”レベルに出力となつた瞬間
にプリセツトカウンタC2の入力Ｃは“１”レベ
ルとなつてカウンタC2の出力へ１個のパルスを
送りカウントする。従つて打音周期パルス信号が
プリセツトカウンタC2へ入力してくる前に１個
カウントするため、各Q8，Q4，Q2，Q1の
〔1010〕のカウント内容が〔1011〕となつて、そ
の後打音周期パルス信号が１個入力する毎にカウ
ント内容が〔1100〕，〔1101〕，〔1110〕，〔1111〕，
〔0000〕のように変わり、プリセツトカウンタC2
は減算回路として機能する。第３図タ乃至ツはプ
リセツトカウンタC2の各ビツトQ1，Q2，Q4，Q8
出力を示す。即ち最初に設定した数〔例えば５の
補数〕に５を減算すると０となる。ここで例えば
５時を正時打音する場合５個目の時打音、即ち
“打ち終り音”を他の打音から特徴づけたいとい
う時、その“打ち終り音”の１個手前の４個目の
ビツト出力〔1111〕を使つて、５個目の音を検出
することによつて打音間隔や減算時間を変えるこ
とができるのである。この〔1111｝を検出するの
はナンド回路NAND3であつて、〔1111〕がプリセ
ツトカウンタC2の各ビツト出力となつた時に第
３図ネのように遅延回路１３への出力を生じ、分
周回路１のナンド回路NAND1からノア回路NOR3
を介して出力する打音周期パルス信号を停止させ
る。一方遅延回路１３のナンド回路NAND2は、
“打ち終り音”をそれまでの打音間隔に対して第
３図トのように半拍遅らせるために、上記ナンド
回路NAND1の打音周期パルス信号の出力と同時
にこの出力に半拍遅れて同様な打音周期パルス信
号を出力するもので、時打数設定回路１１のナン
ド回路NAND3に出力が生じると、ノア回路NOR7
を通じて第３図ナのようにナンド回路NAND2の
出力がフリツプフロツプFF22，F23から構成され
る２ビツトのカウンタC3へ入力することとな
る。このカウンタC3は打音周期パルス信号をナ
ンド回路NAND1からナンド回路NAND2へ切換え
る同時にこの打音周期パルス信号を時打音用とす
ると、逆に半拍出力となるので、このナンド回路
NAND2からの打音周期パルス信号を第３図ラ、
ムのようにカウントして２ビツト目の出力、即ち
１個手前の打音周期パルス信号に対して１ビツト
遅らせた信号を得るようにしたものであり、この
打音周期パルス信号たる出力がノア回路NOR4を
介して時打数設定回路１１のプリセツトカウンタ
C2へ入力てそのビツト出力を〔1111〕から
〔0000〕とする。従つてノア回路NOR8から信号
が発生し、レジスタ１６へ入力する。そしてレジ
スタ１６の出力によつて第３図ウのようにノア回
路NOR9に出力が生じ、フリツプフロツプFF24の
出力を“０”レベルとし、トランスフアゲート
TG１をオフとする。このトランスフアゲートTG
１のオフによつて減衰ループから抵抗Ｒgを切離
す。即ち減衰回路１２はコンデンサCOと、抵抗
Ｒhと、抵抗Ｒgとの並列回路から減衰ループを構
成しているものであるが抵抗Ｒgを切離すと、そ
の減衰時定数はτ＝CO・Ｒhとなつて大きくな
り、減衰時間が長くなる。従つてプリセツトカウ
ンタC2のカウンタ内容たる各ビツト出力
〔1111〕によつて検出された“打ち終り音”はそ
れ以前の時打音に比して長く余韻を持つこととな
る。この時打音出力と同時にレジスタ１６のＱg
３に出力によつて、打音停止信号が出力され、フ
リツプフロツプFF1の出力状態を“１”レベルと
し、ナンド回路NAND1，NAND2からの打音周期
パルス信号を1P回路NOR3，NOR7を閉じること
により、各部への出力を停止させる。同時に上記
Ｑg３出力をカウンタC1へ出力して、次の正時の
時打数にカウンタ内容を設定する。またこのとき
フリツプフロツプFF21を反転して、“０”レベル
として、カウンタC1の内容をプリセツトカウン
タC2にパラレルセルセツトするようにゲートを
開く。このようにして次の正時信号に対してスタ
ンバイするのである。第３図ノはノア回路NOR8
の出力を示し、同図ヰ、ノ、オはレジスタ１６の
各Ｑg１，Ｑg２，Ｑg３出力を示し、これらのノ
〜クのタイムスケールは拡大ている。又第３図ヤ
は時刻合わせ時と正時の際の時打音を示す。
発生回路６のノア回路NOR6から第３図カのよう
にパルス信号が出力してフリツプフロツプFF1を
第３図ロのように再び反転させ、その出力を
“０”レベルとし、上述の時刻合わせ同様に打音
周期パルス信号を出力させる。このとき同時にフ
リツプフロツプFF21を反転させて第３図チのよ
うに“１”レベル設定し、打音周期パルス信号が
カウンタC1には入力せず、第３図ヨのようにプ
リセツトカウンタC2に入力するように時打数設
定回路１１を制御する。上述のように“時刻合わ
せ”時にカウンタC1のデータの補数がプリセツ
トカウンタC2の各ビツトにパラレルセツトして
いるため、例えば今４時に“時刻合わせ”された
状態ではカウンタC1には５個、即ち〔0101〕の
データが存在しており、そのため、プリセツトカ
ウンタ２にはその補数である〔1010〕が各ビツト
にパラレルセツトされている。そこでフリツプフ
ロツプFF21が“１”レベルに出力となつた瞬間
にプリセツトカウンタC2の入力Ｃは“１”レベ
ルとなつてカウンタC2の出力へ１個のパルスを
送りカウントする。従つて打音周期パルス信号が
プリセツトカウンタC2へ入力してくる前に１個
カウントするため、各Q8，Q4，Q2，Q1の
〔1010〕のカウント内容が〔1011〕となつて、そ
の後打音周期パルス信号が１個入力する毎にカウ
ント内容が〔1100〕，〔1101〕，〔1110〕，〔1111〕，
〔0000〕のように変わり、プリセツトカウンタC2
は減算回路として機能する。第３図タ乃至ツはプ
リセツトカウンタC2の各ビツトQ1，Q2，Q4，Q8
出力を示す。即ち最初に設定した数〔例えば５の
補数〕に５を減算すると０となる。ここで例えば
５時を正時打音する場合５個目の時打音、即ち
“打ち終り音”を他の打音から特徴づけたいとい
う時、その“打ち終り音”の１個手前の４個目の
ビツト出力〔1111〕を使つて、５個目の音を検出
することによつて打音間隔や減算時間を変えるこ
とができるのである。この〔1111｝を検出するの
はナンド回路NAND3であつて、〔1111〕がプリセ
ツトカウンタC2の各ビツト出力となつた時に第
３図ネのように遅延回路１３への出力を生じ、分
周回路１のナンド回路NAND1からノア回路NOR3
を介して出力する打音周期パルス信号を停止させ
る。一方遅延回路１３のナンド回路NAND2は、
“打ち終り音”をそれまでの打音間隔に対して第
３図トのように半拍遅らせるために、上記ナンド
回路NAND1の打音周期パルス信号の出力と同時
にこの出力に半拍遅れて同様な打音周期パルス信
号を出力するもので、時打数設定回路１１のナン
ド回路NAND3に出力が生じると、ノア回路NOR7
を通じて第３図ナのようにナンド回路NAND2の
出力がフリツプフロツプFF22，F23から構成され
る２ビツトのカウンタC3へ入力することとな
る。このカウンタC3は打音周期パルス信号をナ
ンド回路NAND1からナンド回路NAND2へ切換え
る同時にこの打音周期パルス信号を時打音用とす
ると、逆に半拍出力となるので、このナンド回路
NAND2からの打音周期パルス信号を第３図ラ、
ムのようにカウントして２ビツト目の出力、即ち
１個手前の打音周期パルス信号に対して１ビツト
遅らせた信号を得るようにしたものであり、この
打音周期パルス信号たる出力がノア回路NOR4を
介して時打数設定回路１１のプリセツトカウンタ
C2へ入力てそのビツト出力を〔1111〕から
〔0000〕とする。従つてノア回路NOR8から信号
が発生し、レジスタ１６へ入力する。そしてレジ
スタ１６の出力によつて第３図ウのようにノア回
路NOR9に出力が生じ、フリツプフロツプFF24の
出力を“０”レベルとし、トランスフアゲート
TG１をオフとする。このトランスフアゲートTG
１のオフによつて減衰ループから抵抗Ｒgを切離
す。即ち減衰回路１２はコンデンサCOと、抵抗
Ｒhと、抵抗Ｒgとの並列回路から減衰ループを構
成しているものであるが抵抗Ｒgを切離すと、そ
の減衰時定数はτ＝CO・Ｒhとなつて大きくな
り、減衰時間が長くなる。従つてプリセツトカウ
ンタC2のカウンタ内容たる各ビツト出力
〔1111〕によつて検出された“打ち終り音”はそ
れ以前の時打音に比して長く余韻を持つこととな
る。この時打音出力と同時にレジスタ１６のＱg
３に出力によつて、打音停止信号が出力され、フ
リツプフロツプFF1の出力状態を“１”レベルと
し、ナンド回路NAND1，NAND2からの打音周期
パルス信号を1P回路NOR3，NOR7を閉じること
により、各部への出力を停止させる。同時に上記
Ｑg３出力をカウンタC1へ出力して、次の正時の
時打数にカウンタ内容を設定する。またこのとき
フリツプフロツプFF21を反転して、“０”レベル
として、カウンタC1の内容をプリセツトカウン
タC2にパラレルセルセツトするようにゲートを
開く。このようにして次の正時信号に対してスタ
ンバイするのである。第３図ノはノア回路NOR8
の出力を示し、同図ヰ、ノ、オはレジスタ１６の
各Ｑg１，Ｑg２，Ｑg３出力を示し、これらのノ
〜クのタイムスケールは拡大ている。又第３図ヤ
は時刻合わせ時と正時の際の時打音を示す。
従来のこの種電子時打回路は第４図のような構
成のものがあるが、、かかる従来例にあつては、
例えば“時刻合わせ”の途中に正時信号が入力し
てきたとき、その時点において“時刻合わせ”動
作は停止してしまい、それまで、“時刻合わせ”
のときにカウンタC1に入力していた打音周期パ
ルス信号はプリセツトカウンタC2へ入力するよ
うになつて、その時カウンタC1のデータの補数
がプリセツトカウンタC2にパラレルセツトされ
ており、正時信号によつてプリセツトカウンタ
C2へ打音信号が入力するとプリセツトカウンタ
C2のデータを減算して途中までの“時刻合わ
せ”数を打音出力して停止してしまうという欠点
があつた。
成のものがあるが、、かかる従来例にあつては、
例えば“時刻合わせ”の途中に正時信号が入力し
てきたとき、その時点において“時刻合わせ”動
作は停止してしまい、それまで、“時刻合わせ”
のときにカウンタC1に入力していた打音周期パ
ルス信号はプリセツトカウンタC2へ入力するよ
うになつて、その時カウンタC1のデータの補数
がプリセツトカウンタC2にパラレルセツトされ
ており、正時信号によつてプリセツトカウンタ
C2へ打音信号が入力するとプリセツトカウンタ
C2のデータを減算して途中までの“時刻合わ
せ”数を打音出力して停止してしまうという欠点
があつた。
本発明は上述のように構成して時打論理手段に
所定の時打数をプリセツトするための時刻合わせ
動作を、正時信号の入力による時打論理手段の時
打数制御動作に対して優先させてあるので、時打
論理動作において、時刻合わせ動作を正時動作に
優先させることによつて時刻合わせ中に例え正時
信号が入力しても時刻合わせの動作が完了するま
で時打論理動作を時刻合わせに設定することがで
きて、何時でも確実に時刻合わせが容易に行なえ
るという効果を奏する。
所定の時打数をプリセツトするための時刻合わせ
動作を、正時信号の入力による時打論理手段の時
打数制御動作に対して優先させてあるので、時打
論理動作において、時刻合わせ動作を正時動作に
優先させることによつて時刻合わせ中に例え正時
信号が入力しても時刻合わせの動作が完了するま
で時打論理動作を時刻合わせに設定することがで
きて、何時でも確実に時刻合わせが容易に行なえ
るという効果を奏する。
第１図は本発明の一実施例の回路図、第２図、
第３図は同上動作説明図、第４図は従来例図であ
り、６は正時信号発生回路、７は時刻合わせ回路
である。
第３図は同上動作説明図、第４図は従来例図であ
り、６は正時信号発生回路、７は時刻合わせ回路
である。
Claims (1)
- １ 打音周期パルス信号にて変調された音声用ク
ロツク信号を時打信号として入力し、打音周期パ
ルス信号の個数に応じた個数の時打音を発鳴する
発鳴手段と、正時信号を発生する手段と、時刻合
わせ信号を発生させる時刻合わせ手段と、上記正
時信号の入力時から上記発鳴手段へプリセツトさ
れている現在正時数と同数の打音周期パルス信号
を出力させ、打ち終わり打音に対応する打音周期
パルス信号による時打音出力に応じて次の正時数
に対応した時打数をプリセツトする正時制御手段
及び前記時刻合わせ信号の入力時に上記プリセツ
ト内容をリセツトし時刻合わせ信号の発生期間中
打音周期パルス信号を発鳴手段へ出力させるとと
もに該打音周期パルス信号の個数をカウントし、
時刻合わせ信号の発生終了時にカウント数に１個
加えた数を時打数として上記プリセツト内容を更
新させる時刻合わせ制御手段からなる時打論理回
路とを有した電子時打回路において、上記時刻合
わせ手段の時刻合わせ用信号の入力発生期間中正
時信号の入力による正時制御手段の動作を禁止す
る優先手段を備えたことを特徴とする電子時打回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15191677A JPS5483476A (en) | 1977-12-15 | 1977-12-15 | Electronic time striking circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15191677A JPS5483476A (en) | 1977-12-15 | 1977-12-15 | Electronic time striking circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5483476A JPS5483476A (en) | 1979-07-03 |
| JPS6122789B2 true JPS6122789B2 (ja) | 1986-06-03 |
Family
ID=15528992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15191677A Granted JPS5483476A (en) | 1977-12-15 | 1977-12-15 | Electronic time striking circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5483476A (ja) |
-
1977
- 1977-12-15 JP JP15191677A patent/JPS5483476A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5483476A (en) | 1979-07-03 |
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