JPS6122790B2 - - Google Patents
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- JPS6122790B2 JPS6122790B2 JP53022954A JP2295478A JPS6122790B2 JP S6122790 B2 JPS6122790 B2 JP S6122790B2 JP 53022954 A JP53022954 A JP 53022954A JP 2295478 A JP2295478 A JP 2295478A JP S6122790 B2 JPS6122790 B2 JP S6122790B2
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Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G13/00—Producing acoustic time signals
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
Description
【発明の詳細な説明】
本発明は、電子時打回路に関するもので、その
目的とするところは、装置組立が簡易で且つ、誤
操作が生じない電子時打回路を提供するにある。
目的とするところは、装置組立が簡易で且つ、誤
操作が生じない電子時打回路を提供するにある。
第１図は本発明の一実施例の全体回路を示し、
水晶発振時計からの発振信号を入力端１から入力
して分周し、打音周期パルス信号を取出す分周回
路２と、分周回路２の所定分周段からの出力を入
力して分周し、ミキシングゲートOR1にて音声用
クロツク信号を作成するための分周回路３とから
発振部を構成している。図中４は電源スイツチ
（図示せず）の投入したときにこれを検出してパ
ルス信号を出力する電源投入検知部であり、この
電源投入検知部４のパルス信号にてフリツプフロ
ツプFF1の初期出力を“１”に決定する。５は水
晶時計から正時信号が入力すると動作する正時信
号発生回路で、この正時信号発生回路５は正時信
号スイツチSW1を正時信号の入力と同時にオンし
て、信号を出力する。６は時刻合わせ回路であつ
て、スイツチSW2を投入すると、上記フリツプフ
ロツプFF1の出力を“０”のレベルに設定するた
めの信号を出力する。７は時打数を一個と指定す
るスキツプ信号を発生させるためのスキツプ信号
発生回路であり、８は打音発生を停止させるため
のストツプ信号を発生するストツプ信号発生回路
であつて、これらのスキツプ信号発生回路７、ス
トツプ信号発生回路８の機能入力端子は１個のロ
ータリスイツチRSのｃ端子、ｄ端子に接続さ
れ、ロータリスイツチRSの切換接点９が当該端
子に切換え投入されたときに信号を入力発生させ
ることができるようになつている。またロータリ
スイツチRSは別にａ端子と、ｂ端子とを有し、
ａ端子は連続時打音発生回路１０の機能入力端子
に接続され、ｂ端子は前記時刻合わせ回路６スイ
ツチSW2の一端にて構成された機能入力端子に直
列に接続されており、音量調整時にはａ端子に、
時刻合わせ時にはｂ端子に合わせれば夫々の動作
を行なうことができる。連続時打音発生回路１０
はａ端子にロータリスイツチRSが切換接続され
ると発生する出力パルスをシフトレジスタ１０ａ
へ入力し、シフトレジスタ１０ａからフリツプフ
ロツプFF1へノア回路NOR1を介してパルス信号
δを出力させてフリツプフロツプFF1の出力を
“０”レベルに設定するとともに、シフトレジス
タ１０ａのQ1出力を制御回路１１のノア回路
NOR2の１入力へ出力するようになつているもの
である。１２は時打数設定回路であつて、上記分
周回路１からの出力信号（打音周期パルス信号）
を制御回路１１のノア回路NOR2を介して入力さ
せてカウントし、時刻合わせ用の打音周期パルス
信号又は正時用の打音周期パルス信号を所定数減
衰回路１３へ出力設定する。１４は打ち終りの打
音のみ、それ以前の打音間隔より半拍遅らせるた
めに打音周期パルス信号を処理する遅延回路であ
り、１５は減衰回路１３の出力信号を増幅してス
ピーカ１６にて時打音を発鳴させるための増幅部
である。上記制御回路１１はスキツプ信号発生回
路７の出力と、打音周期パルス信号と、上記連続
時打音発生回路１０のシフトレジスタ１０ａの
Q1出力とをノア回路NOR2にてノアゲートするも
のでQ1出力が“１”レベルであれば、又はスキ
ツプ信号発生回路７の出力が“１”レベルであれ
ば打音周期パルス信号は時打数設定回路１２には
入力しないこととなる。しかしてロータリスイツ
チRSを端子側に切換接続すれば、フリツプフロ
ツプFF1を“０”レベルに設定して、分周回路２
のシフトレジスタ２ａにデータ入力し、ノア回路
NOR3からパルス信号が出力して分周段FF14乃至
FF20をリセツトする。そして分周段FF15のQ15出
力が“１”レベルになるまでの瞬間後（ｍ sec
単位）にナンド回路NAND1から分周出力たる打
音周期パルス信号が出力され、更に遅延回路１４
のノア回路NOR4，NOR5を介して、減衰回路１
２に出力してトランスフアゲートTG2、TG3をオ
ン、オフし、減衰素子たるコンデンサCO、抵抗
Ｒh，Ｒgにて減衰される。この減衰された時打信
号を増幅部１５にて増幅しスピーカ１６から時打
音として発鳴される。この際、時打音は連続出力
としてスピーカ１６から発鳴されることとなり、
このとき増幅部１５のボリユームVRを適宜調整
して所望の音量を得ることができるのである。尚
電源投入時において、ロータリスイツチRSがａ
端子側に接続されていると、上述と同様に連続時
打音が発生するようにたのがレジスタ１０ｂであ
つて、電源投入時に電源投入検知部４から出力す
るパルス信号にてリセツトされ、上述と同様に出
力信号δを発生させるのである。勿論このときも
時打数設定回路１２へは打音周期パルス信号は制
御回路１１の働らきにて入力しない。またロータ
リスイツチRSをｂ端子側に接続して時刻合わせ
を行つた後、ロータリスイツチRSをａ端子側に
して連続時打音を上述のように発鳴させ、再びロ
ータリスイツチRSをｂ端子側に接続しても正時
信号が入力すると、正常に時打音出力がある。
水晶発振時計からの発振信号を入力端１から入力
して分周し、打音周期パルス信号を取出す分周回
路２と、分周回路２の所定分周段からの出力を入
力して分周し、ミキシングゲートOR1にて音声用
クロツク信号を作成するための分周回路３とから
発振部を構成している。図中４は電源スイツチ
（図示せず）の投入したときにこれを検出してパ
ルス信号を出力する電源投入検知部であり、この
電源投入検知部４のパルス信号にてフリツプフロ
ツプFF1の初期出力を“１”に決定する。５は水
晶時計から正時信号が入力すると動作する正時信
号発生回路で、この正時信号発生回路５は正時信
号スイツチSW1を正時信号の入力と同時にオンし
て、信号を出力する。６は時刻合わせ回路であつ
て、スイツチSW2を投入すると、上記フリツプフ
ロツプFF1の出力を“０”のレベルに設定するた
めの信号を出力する。７は時打数を一個と指定す
るスキツプ信号を発生させるためのスキツプ信号
発生回路であり、８は打音発生を停止させるため
のストツプ信号を発生するストツプ信号発生回路
であつて、これらのスキツプ信号発生回路７、ス
トツプ信号発生回路８の機能入力端子は１個のロ
ータリスイツチRSのｃ端子、ｄ端子に接続さ
れ、ロータリスイツチRSの切換接点９が当該端
子に切換え投入されたときに信号を入力発生させ
ることができるようになつている。またロータリ
スイツチRSは別にａ端子と、ｂ端子とを有し、
ａ端子は連続時打音発生回路１０の機能入力端子
に接続され、ｂ端子は前記時刻合わせ回路６スイ
ツチSW2の一端にて構成された機能入力端子に直
列に接続されており、音量調整時にはａ端子に、
時刻合わせ時にはｂ端子に合わせれば夫々の動作
を行なうことができる。連続時打音発生回路１０
はａ端子にロータリスイツチRSが切換接続され
ると発生する出力パルスをシフトレジスタ１０ａ
へ入力し、シフトレジスタ１０ａからフリツプフ
ロツプFF1へノア回路NOR1を介してパルス信号
δを出力させてフリツプフロツプFF1の出力を
“０”レベルに設定するとともに、シフトレジス
タ１０ａのQ1出力を制御回路１１のノア回路
NOR2の１入力へ出力するようになつているもの
である。１２は時打数設定回路であつて、上記分
周回路１からの出力信号（打音周期パルス信号）
を制御回路１１のノア回路NOR2を介して入力さ
せてカウントし、時刻合わせ用の打音周期パルス
信号又は正時用の打音周期パルス信号を所定数減
衰回路１３へ出力設定する。１４は打ち終りの打
音のみ、それ以前の打音間隔より半拍遅らせるた
めに打音周期パルス信号を処理する遅延回路であ
り、１５は減衰回路１３の出力信号を増幅してス
ピーカ１６にて時打音を発鳴させるための増幅部
である。上記制御回路１１はスキツプ信号発生回
路７の出力と、打音周期パルス信号と、上記連続
時打音発生回路１０のシフトレジスタ１０ａの
Q1出力とをノア回路NOR2にてノアゲートするも
のでQ1出力が“１”レベルであれば、又はスキ
ツプ信号発生回路７の出力が“１”レベルであれ
ば打音周期パルス信号は時打数設定回路１２には
入力しないこととなる。しかしてロータリスイツ
チRSを端子側に切換接続すれば、フリツプフロ
ツプFF1を“０”レベルに設定して、分周回路２
のシフトレジスタ２ａにデータ入力し、ノア回路
NOR3からパルス信号が出力して分周段FF14乃至
FF20をリセツトする。そして分周段FF15のQ15出
力が“１”レベルになるまでの瞬間後（ｍ sec
単位）にナンド回路NAND1から分周出力たる打
音周期パルス信号が出力され、更に遅延回路１４
のノア回路NOR4，NOR5を介して、減衰回路１
２に出力してトランスフアゲートTG2、TG3をオ
ン、オフし、減衰素子たるコンデンサCO、抵抗
Ｒh，Ｒgにて減衰される。この減衰された時打信
号を増幅部１５にて増幅しスピーカ１６から時打
音として発鳴される。この際、時打音は連続出力
としてスピーカ１６から発鳴されることとなり、
このとき増幅部１５のボリユームVRを適宜調整
して所望の音量を得ることができるのである。尚
電源投入時において、ロータリスイツチRSがａ
端子側に接続されていると、上述と同様に連続時
打音が発生するようにたのがレジスタ１０ｂであ
つて、電源投入時に電源投入検知部４から出力す
るパルス信号にてリセツトされ、上述と同様に出
力信号δを発生させるのである。勿論このときも
時打数設定回路１２へは打音周期パルス信号は制
御回路１１の働らきにて入力しない。またロータ
リスイツチRSをｂ端子側に接続して時刻合わせ
を行つた後、ロータリスイツチRSをａ端子側に
して連続時打音を上述のように発鳴させ、再びロ
ータリスイツチRSをｂ端子側に接続しても正時
信号が入力すると、正常に時打音出力がある。
今、電源スイツチ（図示せず）が投入される
と、第２図ａのように電源投入検知部４からパル
ス信号が発生して、第２図ｂのようにフリツプフ
ロツプFF1の出力状態を“１”レベルに設定す
る。次いでロータリスイツチRSをｂ端子に切換
えて、時刻合わせ回路６のスイツチSW2を投入す
ると、時刻合わせ回路５から第２図ｃに示すパル
ス信号が出力してフリツプフロツプFF1が“０”
レベル出力に反転する。フリツプフロツプFF1が
“０”レベルに反転すると、分周回路２のシフト
レジスタ２ａにデータ入力して、ノア回路NOR3
から第２図ｅのようにパルス信号が出力して分周
段FF14乃至FF0をリセツトする。そして分周段
FF15のQ15出力が出力した瞬間後（ｍ sec単
位）に、ナンド回路NAND1から分周出力たる打
音周期パルス信号が第２図ｆのように出力され、
更に遅延回路１４のNOR4，NOR5を介して減衰
回路１３へ出力され、トランスフアゲートTG
２，TG３をオン、オフし、増幅部１５のスピー
カ１６を鳴動させる。このとき分周回路３からの
音声用クロツク信号は上記の打音周期パルス信号
によるトランスフアゲートTG２，TG３のオンオ
フにて変調され所定の音色を持つ時打音信号とな
る。さて上記ナンド回路NAND1から出力した打
音周期パルス信号は同時に時打数設定回路１２へ
入力する。即ち上述のスイツチSW2の投入時点で
カウンタC1がリセツトされ、打音周期パルス信
号が第２図ｉのように入力する。この際ノア回路
NOR6の出力パルス＜第２図ｃ＞が、第２図ｈの
ようにフリツプフロツプFF21の出力を“０”レ
ベルに設定するため、打音周期パルス信号がプリ
セツトカウンタC2へは入力しないように制御さ
れると同時にカウンタC1のデータの補数をプリ
セツトカウンタC2の各ビツトにパラレルセツト
する。時刻合わせが終了してスイツチSW2をオフ
すると、ナンド回路NOR7からパルス信号が１個
第２図ｄのように出力してカウンタC1の各ビツ
トの出力を１個進める。これは次に正時信号が入
つて“時刻合わせ”した時刻数の次の時刻数を打
音するためにカウンタC1を設定するもので、例
えば４時に時刻合わせを行なうとカウンタC1に
は５個のパルス信号が入ると同時にフリツプフロ
ツプFF1を反転させてその出力を“１”レベルに
設定する。従つてナンド回路NAND1の出力は存
在するが、ノア回路NOR4の出力、即ち打音周期
パルス信号の各部への出力は停止する。第２図ｊ
乃至ｍはカウンタC1のQ1出力、Q2出力、Q4出
力、Q8出力を示す。
と、第２図ａのように電源投入検知部４からパル
ス信号が発生して、第２図ｂのようにフリツプフ
ロツプFF1の出力状態を“１”レベルに設定す
る。次いでロータリスイツチRSをｂ端子に切換
えて、時刻合わせ回路６のスイツチSW2を投入す
ると、時刻合わせ回路５から第２図ｃに示すパル
ス信号が出力してフリツプフロツプFF1が“０”
レベル出力に反転する。フリツプフロツプFF1が
“０”レベルに反転すると、分周回路２のシフト
レジスタ２ａにデータ入力して、ノア回路NOR3
から第２図ｅのようにパルス信号が出力して分周
段FF14乃至FF0をリセツトする。そして分周段
FF15のQ15出力が出力した瞬間後（ｍ sec単
位）に、ナンド回路NAND1から分周出力たる打
音周期パルス信号が第２図ｆのように出力され、
更に遅延回路１４のNOR4，NOR5を介して減衰
回路１３へ出力され、トランスフアゲートTG
２，TG３をオン、オフし、増幅部１５のスピー
カ１６を鳴動させる。このとき分周回路３からの
音声用クロツク信号は上記の打音周期パルス信号
によるトランスフアゲートTG２，TG３のオンオ
フにて変調され所定の音色を持つ時打音信号とな
る。さて上記ナンド回路NAND1から出力した打
音周期パルス信号は同時に時打数設定回路１２へ
入力する。即ち上述のスイツチSW2の投入時点で
カウンタC1がリセツトされ、打音周期パルス信
号が第２図ｉのように入力する。この際ノア回路
NOR6の出力パルス＜第２図ｃ＞が、第２図ｈの
ようにフリツプフロツプFF21の出力を“０”レ
ベルに設定するため、打音周期パルス信号がプリ
セツトカウンタC2へは入力しないように制御さ
れると同時にカウンタC1のデータの補数をプリ
セツトカウンタC2の各ビツトにパラレルセツト
する。時刻合わせが終了してスイツチSW2をオフ
すると、ナンド回路NOR7からパルス信号が１個
第２図ｄのように出力してカウンタC1の各ビツ
トの出力を１個進める。これは次に正時信号が入
つて“時刻合わせ”した時刻数の次の時刻数を打
音するためにカウンタC1を設定するもので、例
えば４時に時刻合わせを行なうとカウンタC1に
は５個のパルス信号が入ると同時にフリツプフロ
ツプFF1を反転させてその出力を“１”レベルに
設定する。従つてナンド回路NAND1の出力は存
在するが、ノア回路NOR4の出力、即ち打音周期
パルス信号の各部への出力は停止する。第２図ｊ
乃至ｍはカウンタC1のQ1出力、Q2出力、Q4出
力、Q8出力を示す。
さてこの状態で、正時信号が入力して正時信号
発生回路５のノア回路NOR8から第３図ａのよう
にパルス信号が出力してフリツプフロツプFF1を
反転させその出力を“０”レベルとし、上述の時
刻合わせと同様に周期パルス信号を出力させる。
このとき同時にフリツプフロツプFF21を反転さ
せて出力を“１”レベルに設定し、打音周期パル
スがカウンタC1には入力せず、第３図ｂのよう
にプリセツトカウンタC2に入力するように時打
数設定回路１２を制御する。さて上述のように
“時刻合わせ”時に、カウンタC1のデータの補数
がプリセツトカウンタ２の各ビツトにパラレルセ
ツトしているため、例えば、今４時に“時刻合わ
せ”された状態ではカウンタC1には５個、即ち
〔0101〕のデータが存在しており、そのため、プ
リセツトカウンタC2にはその補数である
〔1010〕が各ビツトにパラレルセツトされてい
る。そこでフリツプフロツプFF21が“１”レベ
ルに出力となつた瞬間にプリセツトカウンタC2
の入力Ｃは“１”レベルとなつてパラレルカウン
タC2のQ1出力へ１個のパルスを送つてカウント
する。従つて打音周期パルス信号がプリセツトカ
ウンタC2入力してくる前に１個カウントするた
め、各Q8，Q4，Q2，Q1の〔1010〕のカウント内
容が〔1011〕となつて、その後打音周期パルス信
号が１個入力する毎にカウント内容が〔1100〕、
〔1101〕、〔1110〕、〔1111〕、〔0000〕のように変わ
り、プリセツトカウンタC2は減算回路として機
能する。第３図ｃ乃至ｆはプリセツトカウンタ
C2のビツトQ1，Q2，Q4，Q8出力を示す。即ち最
初に設定した数〔例えば５の補数〕に５を減算す
ると０となる。ここで例えば５時を正時打音する
場合５個の時打音、即ち“打ち終り音”を他の打
音から特徴づけたいという時、その“打ち終り
音”の１個手前の４個目のビツト出力〔1111〕を
使つて、５個目の音を検出することによつて打音
間隔や減衰時間を変えることができるのである。
この〔1111〕を検出するのはナンド回路NAND2
であつて〔1111〕にプリセツトカウンタC2の各
ビツト出力がなつた時に第３図ｇのように遅延回
路１４への出力を生じ、分周回路２のナンド回路
NAND1からノア回路NOR4を介して出力する打音
周期パルス信号を停止させる。一方遅延回路１４
のナンド回路NAND3は、“打ち終り音”をそれま
での打音間隔に対して半拍遅らせるために、上記
ナンド回路NAND1の打音周期パルス信号の出力
と同時にこの出力に半拍遅れて同様な第２図ｇに
示す打音周期パルス信号を出力するもので、時打
数設定回路１２のナンド回路NAND2に出力が生
じると、ノア回路NOR9を通じて第３図ｈのよう
にナンド回路NAND3の出力がフリツプフロツプ
FF22，FF23から構成される２ビツトのカウンタ
C3へ入力することとなる。このカウンタC3は打
音周期パルス信号をナンド回路NAND1からナン
ド回路NAND3へ切換えると同時にこの打音周期
パルス信号を時打音用とすると、逆に半拍早い打
音出力となるので、このナンド回路NAND3から
の打音周期パルス信号を第３図ｉ，ｊのようにカ
ウントして２ビツト目の出力、即ち１個手前の打
音周期パルス信号に対して１ビツト遅らせた信号
を得るようにしたものであり、この打音周期パル
ス信号たる出力がノア回路NOR5と制御回路１１
とを介して時打数設定回路１２のプリセツトカウ
ンタC2へ入力してそのビツト出力を〔1111〕か
ら〔0000〕とする。従つてノア回路NOR10から信
号が発生し、レジスタ１７へ入力する。そしてレ
ジスタ１７の出力によつて第３図ｏのようにノア
回路NOR11に出力が生じ、フリツプフロツプ
FF24の出力を“０”レベルとし、トランスフア
ゲートTG１をオフとする。このトランスフアゲ
ートTG１のオフによつて減衰ループから抵抗Ｒg
を切離す。即ち減衰回路１３はコンデンサCO
と、抵抗Ｒhと抵抗Ｒgとの並列回路から減衰ルー
プを構成しているものであるが抵抗Ｒgを切離す
と、その減衰時定数はτ＝CO・Ｒhとなつて大き
くなり、減衰時間が長くなる。従つてプリセツト
カウンタC2のカウンタ内容たる各ビツト出力
〔1111〕によつて検出された“打ち終り音”はそ
れ以前の時打音に比して長く余韻を持つこととな
る。この時打音出力と同時にレジスタ１７のＱg
３出力によつて、打音停止信号が出力され、フリ
ツプフロツプFF1の出力状態を“１”レベルと
し、ナンド回路NAND1、NAND3からの打音周期
パルス信号をノア回路NOR4，NOR9を閉じるこ
とにより、各部への出力を停止させる。同時に上
記Ｑg３出力をカウンタC1へ出力して、次の正時
の時打数にカウンタ内容を設定する。またこのと
きフリツプフロツプFF21を反転して“０”レベ
ルとして、カウンタC1の内容をプリセツトカウ
ンタC2にパラレルセツトするようにゲート１８
を開く。このようにして次の正時信号に対してス
タンバイするのである。第３図ｋはノア回路
NOR10の出力を示し、同図，ｍ，ｎはレジスタ
１７の各Ｑg１，Ｑg２，Ｑg３出力を示し、これ
らのｍ〜ｏのタイムスケールは拡大している。ま
た第３図ｐは時刻合わせ時と正時の際の時打音を
示す。
発生回路５のノア回路NOR8から第３図ａのよう
にパルス信号が出力してフリツプフロツプFF1を
反転させその出力を“０”レベルとし、上述の時
刻合わせと同様に周期パルス信号を出力させる。
このとき同時にフリツプフロツプFF21を反転さ
せて出力を“１”レベルに設定し、打音周期パル
スがカウンタC1には入力せず、第３図ｂのよう
にプリセツトカウンタC2に入力するように時打
数設定回路１２を制御する。さて上述のように
“時刻合わせ”時に、カウンタC1のデータの補数
がプリセツトカウンタ２の各ビツトにパラレルセ
ツトしているため、例えば、今４時に“時刻合わ
せ”された状態ではカウンタC1には５個、即ち
〔0101〕のデータが存在しており、そのため、プ
リセツトカウンタC2にはその補数である
〔1010〕が各ビツトにパラレルセツトされてい
る。そこでフリツプフロツプFF21が“１”レベ
ルに出力となつた瞬間にプリセツトカウンタC2
の入力Ｃは“１”レベルとなつてパラレルカウン
タC2のQ1出力へ１個のパルスを送つてカウント
する。従つて打音周期パルス信号がプリセツトカ
ウンタC2入力してくる前に１個カウントするた
め、各Q8，Q4，Q2，Q1の〔1010〕のカウント内
容が〔1011〕となつて、その後打音周期パルス信
号が１個入力する毎にカウント内容が〔1100〕、
〔1101〕、〔1110〕、〔1111〕、〔0000〕のように変わ
り、プリセツトカウンタC2は減算回路として機
能する。第３図ｃ乃至ｆはプリセツトカウンタ
C2のビツトQ1，Q2，Q4，Q8出力を示す。即ち最
初に設定した数〔例えば５の補数〕に５を減算す
ると０となる。ここで例えば５時を正時打音する
場合５個の時打音、即ち“打ち終り音”を他の打
音から特徴づけたいという時、その“打ち終り
音”の１個手前の４個目のビツト出力〔1111〕を
使つて、５個目の音を検出することによつて打音
間隔や減衰時間を変えることができるのである。
この〔1111〕を検出するのはナンド回路NAND2
であつて〔1111〕にプリセツトカウンタC2の各
ビツト出力がなつた時に第３図ｇのように遅延回
路１４への出力を生じ、分周回路２のナンド回路
NAND1からノア回路NOR4を介して出力する打音
周期パルス信号を停止させる。一方遅延回路１４
のナンド回路NAND3は、“打ち終り音”をそれま
での打音間隔に対して半拍遅らせるために、上記
ナンド回路NAND1の打音周期パルス信号の出力
と同時にこの出力に半拍遅れて同様な第２図ｇに
示す打音周期パルス信号を出力するもので、時打
数設定回路１２のナンド回路NAND2に出力が生
じると、ノア回路NOR9を通じて第３図ｈのよう
にナンド回路NAND3の出力がフリツプフロツプ
FF22，FF23から構成される２ビツトのカウンタ
C3へ入力することとなる。このカウンタC3は打
音周期パルス信号をナンド回路NAND1からナン
ド回路NAND3へ切換えると同時にこの打音周期
パルス信号を時打音用とすると、逆に半拍早い打
音出力となるので、このナンド回路NAND3から
の打音周期パルス信号を第３図ｉ，ｊのようにカ
ウントして２ビツト目の出力、即ち１個手前の打
音周期パルス信号に対して１ビツト遅らせた信号
を得るようにしたものであり、この打音周期パル
ス信号たる出力がノア回路NOR5と制御回路１１
とを介して時打数設定回路１２のプリセツトカウ
ンタC2へ入力してそのビツト出力を〔1111〕か
ら〔0000〕とする。従つてノア回路NOR10から信
号が発生し、レジスタ１７へ入力する。そしてレ
ジスタ１７の出力によつて第３図ｏのようにノア
回路NOR11に出力が生じ、フリツプフロツプ
FF24の出力を“０”レベルとし、トランスフア
ゲートTG１をオフとする。このトランスフアゲ
ートTG１のオフによつて減衰ループから抵抗Ｒg
を切離す。即ち減衰回路１３はコンデンサCO
と、抵抗Ｒhと抵抗Ｒgとの並列回路から減衰ルー
プを構成しているものであるが抵抗Ｒgを切離す
と、その減衰時定数はτ＝CO・Ｒhとなつて大き
くなり、減衰時間が長くなる。従つてプリセツト
カウンタC2のカウンタ内容たる各ビツト出力
〔1111〕によつて検出された“打ち終り音”はそ
れ以前の時打音に比して長く余韻を持つこととな
る。この時打音出力と同時にレジスタ１７のＱg
３出力によつて、打音停止信号が出力され、フリ
ツプフロツプFF1の出力状態を“１”レベルと
し、ナンド回路NAND1、NAND3からの打音周期
パルス信号をノア回路NOR4，NOR9を閉じるこ
とにより、各部への出力を停止させる。同時に上
記Ｑg３出力をカウンタC1へ出力して、次の正時
の時打数にカウンタ内容を設定する。またこのと
きフリツプフロツプFF21を反転して“０”レベ
ルとして、カウンタC1の内容をプリセツトカウ
ンタC2にパラレルセツトするようにゲート１８
を開く。このようにして次の正時信号に対してス
タンバイするのである。第３図ｋはノア回路
NOR10の出力を示し、同図，ｍ，ｎはレジスタ
１７の各Ｑg１，Ｑg２，Ｑg３出力を示し、これ
らのｍ〜ｏのタイムスケールは拡大している。ま
た第３図ｐは時刻合わせ時と正時の際の時打音を
示す。
ところで、夜間のように正時のみ認識できるだ
けでよく、しかも連続的な時打音を不要とする場
合、ロータリスイツチRSを端子に接続して、ス
キツプ信号発生回路７を動作させると、時打音は
１個のみとなる。即ちロータリスイツチRSを端
子に投入すると、スキツプ信号発生回路７の機能
入力端子に信号が入つて、スキツプ信号発生回路
７は“１”レベルの信号を出力し、ノア回路
NOR4の１入力を“０”レベルとし、別のノア回
路NOR9の１入力を“１”レベルとし、また制御
回路１１のノア回路NOR2の１入力を“１”レベ
ルとするとともにノア回路NOR2の１入力を
“０”レベルとする。次いで正時信号が入つて正
時信号発生回路５に出力が生じ、フリツプフロツ
プFF1の出力が“０”レベルとなると、ナンド回
路NAND1の打音周期パルス信号がノア回路
NOR4，NR5，NOR13を通じて減衰回路１３に入
力して、トランスフアゲートTG２，TG３をオン
し、増幅部１５のスピーカ１６にて時打音を発鳴
する。ところで、ナンド回路NAND1の第１発目
の打音周期パルス信号が出力した後に、ナンド回
路NAND3から出力する半拍遅れた打音周期パル
ス信号が出力して、ノア回路NOR12への入力信号
を“０”とすると、ノア回路NOR12の２入力共に
“０”となるため、ノア回路NOR12は“１”の出
力を発生し、レジスタ１７へその信号を送る。レ
ジスタ１７はその信号を打音停止を命令する信号
としフリツプフロツプFF1へＱg３出力を打音停
止信号として入力させる。従つてフリツプフロツ
プFF1は“１”レベルに反転して、ナンド回路
NAND1から出力する打音周期パルス信号がノア
回路NOR4，NOR13を通じて減衰回路１３へ引続
いて入力するのを停止させる。その結果時打音は
１個のみとなる。また時打数設定回路１２のカウ
ンタ１には前記Ｑg３出力が入力して、その次の
正時の時打数にカウンタ内容を設定する。
けでよく、しかも連続的な時打音を不要とする場
合、ロータリスイツチRSを端子に接続して、ス
キツプ信号発生回路７を動作させると、時打音は
１個のみとなる。即ちロータリスイツチRSを端
子に投入すると、スキツプ信号発生回路７の機能
入力端子に信号が入つて、スキツプ信号発生回路
７は“１”レベルの信号を出力し、ノア回路
NOR4の１入力を“０”レベルとし、別のノア回
路NOR9の１入力を“１”レベルとし、また制御
回路１１のノア回路NOR2の１入力を“１”レベ
ルとするとともにノア回路NOR2の１入力を
“０”レベルとする。次いで正時信号が入つて正
時信号発生回路５に出力が生じ、フリツプフロツ
プFF1の出力が“０”レベルとなると、ナンド回
路NAND1の打音周期パルス信号がノア回路
NOR4，NR5，NOR13を通じて減衰回路１３に入
力して、トランスフアゲートTG２，TG３をオン
し、増幅部１５のスピーカ１６にて時打音を発鳴
する。ところで、ナンド回路NAND1の第１発目
の打音周期パルス信号が出力した後に、ナンド回
路NAND3から出力する半拍遅れた打音周期パル
ス信号が出力して、ノア回路NOR12への入力信号
を“０”とすると、ノア回路NOR12の２入力共に
“０”となるため、ノア回路NOR12は“１”の出
力を発生し、レジスタ１７へその信号を送る。レ
ジスタ１７はその信号を打音停止を命令する信号
としフリツプフロツプFF1へＱg３出力を打音停
止信号として入力させる。従つてフリツプフロツ
プFF1は“１”レベルに反転して、ナンド回路
NAND1から出力する打音周期パルス信号がノア
回路NOR4，NOR13を通じて減衰回路１３へ引続
いて入力するのを停止させる。その結果時打音は
１個のみとなる。また時打数設定回路１２のカウ
ンタ１には前記Ｑg３出力が入力して、その次の
正時の時打数にカウンタ内容を設定する。
また就寝時間のように時打音を全く必要としな
い場合には、ロータリスイツチRSをｄ端子側に
切換え接続すると、ストツプ信号発生回路８から
ストツプ信号が出力して、時打音の発鳴を停止せ
しめることができる。即ちストツプ信号発生回路
８の機能入力端子に信号が入力すると、“１”レ
ベルの信号を発生し、ノア回路NOR13の１入力を
“１”レベルに設定する。従つて打音周期パルス
信号は全く減衰回路１３へ入力することがなく、
時打音が発鳴されることがなくなる。また打音周
期パルス信号は制御回路１１のノア回路NOR2を
通じて、時定数設定回路１２へ入力するため時打
論理機能は通常と変わりなく働らくことになる。
い場合には、ロータリスイツチRSをｄ端子側に
切換え接続すると、ストツプ信号発生回路８から
ストツプ信号が出力して、時打音の発鳴を停止せ
しめることができる。即ちストツプ信号発生回路
８の機能入力端子に信号が入力すると、“１”レ
ベルの信号を発生し、ノア回路NOR13の１入力を
“１”レベルに設定する。従つて打音周期パルス
信号は全く減衰回路１３へ入力することがなく、
時打音が発鳴されることがなくなる。また打音周
期パルス信号は制御回路１１のノア回路NOR2を
通じて、時定数設定回路１２へ入力するため時打
論理機能は通常と変わりなく働らくことになる。
かくして上述の分周回路２，３、電源投入検知
部４、正時信号発生回路５、時刻合わせ回路６、
スキツプ信号発生回路７、ストツプ信号発生回路
８、連続時打音発生回路１０、制御回路１１、時
打数設定回路１２、減衰回路１３、遅延回路１４
等の諸回路を１モジユール化（例えば１チツプの
ICや、１ベース上に高密度に組込んだ回路板
等）回路要素にて構成し、更に時刻合わせ回路６
や、スキツプ信号発生回路７や、ストツプ信号発
生回路８や、連続時打音発生回路１０の夫々の機
能入力端子をロータリスイツチRSの各ａ乃至ｄ
端子にて構成するものである。
部４、正時信号発生回路５、時刻合わせ回路６、
スキツプ信号発生回路７、ストツプ信号発生回路
８、連続時打音発生回路１０、制御回路１１、時
打数設定回路１２、減衰回路１３、遅延回路１４
等の諸回路を１モジユール化（例えば１チツプの
ICや、１ベース上に高密度に組込んだ回路板
等）回路要素にて構成し、更に時刻合わせ回路６
や、スキツプ信号発生回路７や、ストツプ信号発
生回路８や、連続時打音発生回路１０の夫々の機
能入力端子をロータリスイツチRSの各ａ乃至ｄ
端子にて構成するものである。
この種の電子時打回路は従来、スキツプ信号発
生回路、ストツプ信号発生回路、時刻合わせ回
路、連続時打音発生回路のような時打動作を制御
又は設定する回路の機能の切換えは夫々の回路に
設けたスイツチにて行つていたため、同時に複数
のスイツチが投入されてしまうという誤操作や、
その結果によつて誤動作してしまうという欠点が
あつた。
生回路、ストツプ信号発生回路、時刻合わせ回
路、連続時打音発生回路のような時打動作を制御
又は設定する回路の機能の切換えは夫々の回路に
設けたスイツチにて行つていたため、同時に複数
のスイツチが投入されてしまうという誤操作や、
その結果によつて誤動作してしまうという欠点が
あつた。
本発明は、上述の欠点に鑑みたもので分周器
や、時打数設定回路のような論理回路等の回路を
１モジユール化した回路要素にて形成するので、
装置に組込む際に極めて簡略な配線ですむもので
あつて、しかも時打動作を制御乃至設定する信号
入力用の複数個の機能入力端子を前記回路要素に
設け、１個のロータリスイツチの切換えにて機能
入力端子への信号入力を選択自在としているの
で、制御や設定の位置が常に１位置に決まるた
め、２機能や、３機能というように複数機能を同
時に働かしてしまつて、誤動作、誤動作が起ると
いうとが防止できるものであり、またロータリス
イツチであるため、機能の制御、設定の切換えが
簡単で確実に行なえるという効果を奏する。
や、時打数設定回路のような論理回路等の回路を
１モジユール化した回路要素にて形成するので、
装置に組込む際に極めて簡略な配線ですむもので
あつて、しかも時打動作を制御乃至設定する信号
入力用の複数個の機能入力端子を前記回路要素に
設け、１個のロータリスイツチの切換えにて機能
入力端子への信号入力を選択自在としているの
で、制御や設定の位置が常に１位置に決まるた
め、２機能や、３機能というように複数機能を同
時に働かしてしまつて、誤動作、誤動作が起ると
いうとが防止できるものであり、またロータリス
イツチであるため、機能の制御、設定の切換えが
簡単で確実に行なえるという効果を奏する。
第１図は本発明の一実施例の回路図、第２図ａ
乃至ｍ並びに第３図ａ乃至ｐは同上の動作説明用
タイムチヤートであり、RSはロータリスイツ
チ、ａ乃至ｄは同上の端子、６は時刻合わせ回
路、７はスキツプ信号発生回路、８はストツプ信
号発生回路、１０は連続時打音発生回路である。
乃至ｍ並びに第３図ａ乃至ｐは同上の動作説明用
タイムチヤートであり、RSはロータリスイツ
チ、ａ乃至ｄは同上の端子、６は時刻合わせ回
路、７はスキツプ信号発生回路、８はストツプ信
号発生回路、１０は連続時打音発生回路である。
Claims (1)
- １ 分周器や、時打論理回路等の回路を１モジユ
ール化した回路要素にて形成した電子時打回路に
おいて、時打音周期パルス信号を連続させて出力
させるための信号を入力する“連続”用機能入力
端子と、所望の正時に所定の時打数が得られるよ
うにプリセツトするための打音周期パルス信号を
出力させる信号を入力する“時刻合わせ”用機能
入力端子と、各正時の時打数を１個とするように
打音周期パルスを制御する信号を入力する“スキ
ツプ”用機能入力端子と、各正時の時打数を零と
するように打音周期パルスを制御する信号を入力
する“スキツプ”用機能入力端子をロータリスイ
ツチに接続し、該ロータリスイツチの切換えにて
機能入力端子への信号入力を選択自在として成る
ことを特徴とする電子時打回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2295478A JPS54115270A (en) | 1978-02-28 | 1978-02-28 | Electronic hour stricking circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2295478A JPS54115270A (en) | 1978-02-28 | 1978-02-28 | Electronic hour stricking circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54115270A JPS54115270A (en) | 1979-09-07 |
| JPS6122790B2 true JPS6122790B2 (ja) | 1986-06-03 |
Family
ID=12096997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2295478A Granted JPS54115270A (en) | 1978-02-28 | 1978-02-28 | Electronic hour stricking circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54115270A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH024077Y2 (ja) * | 1986-10-25 | 1990-01-30 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5625438Y2 (ja) * | 1975-10-23 | 1981-06-16 |
-
1978
- 1978-02-28 JP JP2295478A patent/JPS54115270A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH024077Y2 (ja) * | 1986-10-25 | 1990-01-30 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54115270A (en) | 1979-09-07 |
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