JPS61221533A - 無効電力補償装置の制御装置 - Google Patents
無効電力補償装置の制御装置Info
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- JPS61221533A JPS61221533A JP60060875A JP6087585A JPS61221533A JP S61221533 A JPS61221533 A JP S61221533A JP 60060875 A JP60060875 A JP 60060875A JP 6087585 A JP6087585 A JP 6087585A JP S61221533 A JPS61221533 A JP S61221533A
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- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
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- Supply And Distribution Of Alternating Current (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は無効電力補償装置の制御装置に係）、特に無効
電力補償装置に用いられる変圧器の容量を大きくするこ
となく、かつ非理論高調波の発生を防止するのに好適な
無効電力補償装置の制御装置に関する。
電力補償装置に用いられる変圧器の容量を大きくするこ
となく、かつ非理論高調波の発生を防止するのに好適な
無効電力補償装置の制御装置に関する。
系統電圧を一定に維持する目的で無効電力補償装置が使
用されている。無効１力補償装置としては、従来から電
力用コンデンサ、分路リアクトル、同期調相機が使用さ
れているが、最近、パワーエレクトロニクス技術を応用
し次静止形無効醸力補償装置（以下、ＳＶＣと称する］
が、「無効電力補償装置の制御方式」電工時報Ｖｏ１．
５６゜Ｎｏ、１０．１９８３に示されている様に製作自
実用化されている。ＳｖＣの制御装置には、各相の無効
電力が不平衡に発生するのを補償するため、各相毎に制
御可能な位相制御回路が用すられている。しかし、この
様なＳｖＣの制御装置を電力系統の無効電力を補償する
ために使用すると、各相毎の位相制御角にばらつきが生
じ、非論理高調波がＳＶＣから電力系統に流出する。こ
の非論理高調波は、電力系統に接続され次負荷や電力用
コンデンサの損失増加・加熱等の悪影響を発生させる。
用されている。無効１力補償装置としては、従来から電
力用コンデンサ、分路リアクトル、同期調相機が使用さ
れているが、最近、パワーエレクトロニクス技術を応用
し次静止形無効醸力補償装置（以下、ＳＶＣと称する］
が、「無効電力補償装置の制御方式」電工時報Ｖｏ１．
５６゜Ｎｏ、１０．１９８３に示されている様に製作自
実用化されている。ＳｖＣの制御装置には、各相の無効
電力が不平衡に発生するのを補償するため、各相毎に制
御可能な位相制御回路が用すられている。しかし、この
様なＳｖＣの制御装置を電力系統の無効電力を補償する
ために使用すると、各相毎の位相制御角にばらつきが生
じ、非論理高調波がＳＶＣから電力系統に流出する。こ
の非論理高調波は、電力系統に接続され次負荷や電力用
コンデンサの損失増加・加熱等の悪影響を発生させる。
また、上記の問題点をなくすため、位相制御回路として
等間隔パルスを発生するものを用いると系統不平衡事故
等によシ、−相の電圧零点が移動すると、−相の正側と
負側の電１り！ｆｔＬが異な〕、直流分が発生する。こ
のため、ＳＶＣ内の変圧器が飽和して、ＳｖＣが機能し
なくなる。
等間隔パルスを発生するものを用いると系統不平衡事故
等によシ、−相の電圧零点が移動すると、−相の正側と
負側の電１り！ｆｔＬが異な〕、直流分が発生する。こ
のため、ＳＶＣ内の変圧器が飽和して、ＳｖＣが機能し
なくなる。
上記し次直流分発生について、第６図及び第７図を用い
て、更に詳しく説明する。第６図は、従来のＳＶＣを電
力系統に用い九場合の一例を示す図である。第６図にお
いて、ｌは交流系統、２は５ＶＣ４から見た交流系統の
インピーダンスｔ−表わす系統インピーダンス、３は負
荷、４はＳＶＣ。
て、更に詳しく説明する。第６図は、従来のＳＶＣを電
力系統に用い九場合の一例を示す図である。第６図にお
いて、ｌは交流系統、２は５ＶＣ４から見た交流系統の
インピーダンスｔ−表わす系統インピーダンス、３は負
荷、４はＳＶＣ。
７は等間隔パルスを発生する位相制御回路、４５は制御
回路、７１は交流電圧変成器である。更に、ＳＶＣ，４
は、変圧器５とリアクトル５１ａとサイリスタスイッチ
６１．６２から構成され、３相のうちｌ相分だけ図示し
ている。また、位相制御回路７は、交流電圧変成器７１
で検出され友交流電圧の零点と後述するデコーダ７６か
らの出力パルスとの位相差を検出する位相差検出回路７
２と、位相差検出回路７２の出力を平滑するフィルタ、
７３とフィルタ７３の出力の大きさに比例した周波数の
パルスを出力する電圧制御発振回路＜ＶＣＯ）７４と、
電圧制御発振回路７４の出力パルスをカウントするカウ
ンタ７５と、カウンタ７５の出力を３相に振り分けるた
めのデコーダ７６と、カウンタ７５の出力と前記制御回
路４５からの出力とを比較し、前者出力が後者出力よシ
も大きくなった時点で、前述のサイリスタスイッチ６１
．６２に点弧指令を出す比較回路とから構成されている
。
回路、７１は交流電圧変成器である。更に、ＳＶＣ，４
は、変圧器５とリアクトル５１ａとサイリスタスイッチ
６１．６２から構成され、３相のうちｌ相分だけ図示し
ている。また、位相制御回路７は、交流電圧変成器７１
で検出され友交流電圧の零点と後述するデコーダ７６か
らの出力パルスとの位相差を検出する位相差検出回路７
２と、位相差検出回路７２の出力を平滑するフィルタ、
７３とフィルタ７３の出力の大きさに比例した周波数の
パルスを出力する電圧制御発振回路＜ＶＣＯ）７４と、
電圧制御発振回路７４の出力パルスをカウントするカウ
ンタ７５と、カウンタ７５の出力を３相に振り分けるた
めのデコーダ７６と、カウンタ７５の出力と前記制御回
路４５からの出力とを比較し、前者出力が後者出力よシ
も大きくなった時点で、前述のサイリスタスイッチ６１
．６２に点弧指令を出す比較回路とから構成されている
。
ここで、位相差検出回路７２とフィルタ７３と電圧制御
発振回路７４とカウンタ７５とデコーダ７６とによって
、系統の交流電圧の位相に一致しｆｔ パルスを出力す
るためのＰ Ｌ Ｌ （Ｐｈａｓｅ［、ｏｃｋｅｄ ［
、ｕｏｐ ）回路が構成されている。
発振回路７４とカウンタ７５とデコーダ７６とによって
、系統の交流電圧の位相に一致しｆｔ パルスを出力す
るためのＰ Ｌ Ｌ （Ｐｈａｓｅ［、ｏｃｋｅｄ ［
、ｕｏｐ ）回路が構成されている。
第７図は、第６図に示す従来例の各部の動作（ｌ相分）
を示すタイムチャートである。第７図に示す様に、系統
の１相において、交流電圧の零点が点線で示す正側と負
側か対象の関係にある波形から実線で示す非対象の波形
に変化したとする。
を示すタイムチャートである。第７図に示す様に、系統
の１相において、交流電圧の零点が点線で示す正側と負
側か対象の関係にある波形から実線で示す非対象の波形
に変化したとする。
この実線で示す波形の零点は、第７図に示す様に、点線
で示す波形の零点よシも、位相角θだけ仕方向／一方向
にずれている。位相差検出回路７１は１交流電圧変成器
７１の出力とデコーダ７６の出力を受け、第７図に示す
様に１又流電圧（実線の波形）の零点とデコーダ７６の
出力の位相差に相当するパルスを出力する。フィルタ７
２は、位相差検出回路７２から出力されるパルスを平滑
化し、第４図に示す様な波形を出力する。或圧制御屋発
振器７４は、フィルタ７３の出力電圧に厄じた周波数を
有するパルス波形を出力し、カウンタ７５がこれを計数
する。比較回路７７は、カウンタ７５の計数値とＳｖＣ
の制御回路４５の出力とを比較し、計数値がＳｖＣの制
御回路４５の出力を越えた時点で、第７図に示す様にパ
ルスを出力する。これによって、８ＶＣ４のサイリスタ
スィッチ６１又社６２がオンし、第７図に示す様なＳｖ
Ｃの相電流が流れる。
で示す波形の零点よシも、位相角θだけ仕方向／一方向
にずれている。位相差検出回路７１は１交流電圧変成器
７１の出力とデコーダ７６の出力を受け、第７図に示す
様に１又流電圧（実線の波形）の零点とデコーダ７６の
出力の位相差に相当するパルスを出力する。フィルタ７
２は、位相差検出回路７２から出力されるパルスを平滑
化し、第４図に示す様な波形を出力する。或圧制御屋発
振器７４は、フィルタ７３の出力電圧に厄じた周波数を
有するパルス波形を出力し、カウンタ７５がこれを計数
する。比較回路７７は、カウンタ７５の計数値とＳｖＣ
の制御回路４５の出力とを比較し、計数値がＳｖＣの制
御回路４５の出力を越えた時点で、第７図に示す様にパ
ルスを出力する。これによって、８ＶＣ４のサイリスタ
スィッチ６１又社６２がオンし、第７図に示す様なＳｖ
Ｃの相電流が流れる。
第７図から明らかな様に、電力系統の交流電圧が、系統
事故等によ）、正側と負側で非対象になると、サイリス
タスイッチ６１．６２のオン・オフによ〕流れる５ｖｃ
ｚａの正側または負側の一方の電流が大きくな、ｂ、ｓ
ｖｃの相電流に直流分がのることになる。この直流分を
想定してＳｖＣの変圧器５の容量を大きくすると、コス
トがアップし好ましくない。
事故等によ）、正側と負側で非対象になると、サイリス
タスイッチ６１．６２のオン・オフによ〕流れる５ｖｃ
ｚａの正側または負側の一方の電流が大きくな、ｂ、ｓ
ｖｃの相電流に直流分がのることになる。この直流分を
想定してＳｖＣの変圧器５の容量を大きくすると、コス
トがアップし好ましくない。
本発明は、上記した従来技術の問題点に鑑みなされたも
ので、ＳＶＣから電力系統に非論理高調波が出力される
のを防止し、かつＳｖＣの相電流に直流分がのるのを防
止し、ＳＶＣの変圧器として小容量のものを用いること
が可能な８ｖＣの制御装置を提供することを目的とする
。
ので、ＳＶＣから電力系統に非論理高調波が出力される
のを防止し、かつＳｖＣの相電流に直流分がのるのを防
止し、ＳＶＣの変圧器として小容量のものを用いること
が可能な８ｖＣの制御装置を提供することを目的とする
。
本発明のＳｖＣの制御装置は、リアクトルに流れる電流
ｔ−牛導体スイッチによ多位相制御し、電力系統の無効
電力を調整するものでアシ、次の様な特徴を有している
。即ち、リアクトルに流れる電流の正側と負側の平衡／
不平衡を検出する第１の手段と、第１の手段が平衡を検
出したとき、各相に等間隔のパルスを出力して半導体ス
イッチをオン／オフ制御し、かつ第１の手段が不平衡を
検出したとき、不平衡の程度に応じて、各相に不等間隔
のパルスを出力して、リアクトルに流れる電流の不平衡
を打消す様に、半導体スイッチをオン／オフ制御する第
２の手段とを備えているものである。
ｔ−牛導体スイッチによ多位相制御し、電力系統の無効
電力を調整するものでアシ、次の様な特徴を有している
。即ち、リアクトルに流れる電流の正側と負側の平衡／
不平衡を検出する第１の手段と、第１の手段が平衡を検
出したとき、各相に等間隔のパルスを出力して半導体ス
イッチをオン／オフ制御し、かつ第１の手段が不平衡を
検出したとき、不平衡の程度に応じて、各相に不等間隔
のパルスを出力して、リアクトルに流れる電流の不平衡
を打消す様に、半導体スイッチをオン／オフ制御する第
２の手段とを備えているものである。
以下、添付の図面に示す実施例により、更に詳細に本発
明について説明する。
明について説明する。
第１図は本発明の一実施例を示す１１２２図であム第６
図に示す従来例と同一部分には同一符号を付している。
図に示す従来例と同一部分には同一符号を付している。
第１図に示す実施例とｓ６図に示す従来例が異なる部分
は、電流検出器４１ａと、積分回路４２と、関数発生回
路４３と、アナログゲート回路４４と、減算回路４６と
、クリップ・フロップ回路４７，４８、オア回路４９が
、それぞれ設けられていることである。尚、こｎらは、
８ＶＣ４の３相中の１相分について示したもので、５Ｖ
Ｃ４の各相毎に、上記した積分回路４２等が全く同じ構
成で設けられているものとする。
は、電流検出器４１ａと、積分回路４２と、関数発生回
路４３と、アナログゲート回路４４と、減算回路４６と
、クリップ・フロップ回路４７，４８、オア回路４９が
、それぞれ設けられていることである。尚、こｎらは、
８ＶＣ４の３相中の１相分について示したもので、５Ｖ
Ｃ４の各相毎に、上記した積分回路４２等が全く同じ構
成で設けられているものとする。
電流検出器４１は、５ＶＣ４の１相のりアクドル５ｔａ
ｉｃ流れる電流を検出する。積分回路４２は、検出され
た電流を積分して出力し、関数発生回路４３は積分回路
４２の出力に比例した制御角補正信号を出力する。アナ
ログゲート回路４４は、後述するオア回路４９の出力に
よ〕関数発生回路４３の出力を通過または阻止する。減
算回路４６は、制御回路４５の出力からアナログゲート
回路４４の出力を減算し、位相制御回路７へ出力する。
ｉｃ流れる電流を検出する。積分回路４２は、検出され
た電流を積分して出力し、関数発生回路４３は積分回路
４２の出力に比例した制御角補正信号を出力する。アナ
ログゲート回路４４は、後述するオア回路４９の出力に
よ〕関数発生回路４３の出力を通過または阻止する。減
算回路４６は、制御回路４５の出力からアナログゲート
回路４４の出力を減算し、位相制御回路７へ出力する。
ツリツブフロップ回路４７．４８は、位相制御回路７の
出力パルスでセット（Ｓ）、リセット（几）され、その
出力は、オア回路４９を介してアナログゲート回路４４
に入力されオン／オフさせる。
出力パルスでセット（Ｓ）、リセット（几）され、その
出力は、オア回路４９を介してアナログゲート回路４４
に入力されオン／オフさせる。
本実施例によれば、通常動作時は等間隔パルスを発生す
る位相制御回路７によって５ＶＣ４のサイリスタスイッ
チ６１．６２が各相平衡して制御されるので、８ＶＣ４
からは理論的な高調波しか発生せず、偶数次や３ｎ（ｎ
：整数）次等の非理論高調波は発生しない。即ち、通常
動作時には、電流検出器７１が検出するりアクドル５１
１に流れる電流は、正側と負側か対象の電流である。そ
の結果、積分回路４２の出力は零になり、位相制御回路
７に影響を与えない。従って、位相制御回路７は、等間
隔パルスを出力し、非論理高調波が出力されないのであ
る。
る位相制御回路７によって５ＶＣ４のサイリスタスイッ
チ６１．６２が各相平衡して制御されるので、８ＶＣ４
からは理論的な高調波しか発生せず、偶数次や３ｎ（ｎ
：整数）次等の非理論高調波は発生しない。即ち、通常
動作時には、電流検出器７１が検出するりアクドル５１
１に流れる電流は、正側と負側か対象の電流である。そ
の結果、積分回路４２の出力は零になり、位相制御回路
７に影響を与えない。従って、位相制御回路７は、等間
隔パルスを出力し、非論理高調波が出力されないのであ
る。
他方、系統事故等により、８ＶＣ４の１相の電流の正側
と負側か非対象になった場合について、説明する。正側
と負側の電流が非対称となると、積分回路４２に出力を
生じる。関数発生回路４３はこの積分回路４２の出力の
大きさに比例して制御角補正信号を出力する。制御角補
正信号は、第２図に示す様に、積分回路４２の出力があ
らかじめ定められた値＋Ｖｏを起え九とき、ｖＯよシも
大きくなった値に比例して出力され、ま九積分回路４２
の出力があらかじめ定められた直−Ｖｏよりも小さくな
つ九とき、−ＶＯよりも小さくなつ１！［Ｋ比例して出
力される。関数発生回路４３から出力される制御角補正
信号は、アナログゲート回路４４により、オン／オフ制
御され、加算器４６に入力され、制御回路４５の出力を
減算するのに用いられる。
と負側か非対象になった場合について、説明する。正側
と負側の電流が非対称となると、積分回路４２に出力を
生じる。関数発生回路４３はこの積分回路４２の出力の
大きさに比例して制御角補正信号を出力する。制御角補
正信号は、第２図に示す様に、積分回路４２の出力があ
らかじめ定められた値＋Ｖｏを起え九とき、ｖＯよシも
大きくなった値に比例して出力され、ま九積分回路４２
の出力があらかじめ定められた直−Ｖｏよりも小さくな
つ九とき、−ＶＯよりも小さくなつ１！［Ｋ比例して出
力される。関数発生回路４３から出力される制御角補正
信号は、アナログゲート回路４４により、オン／オフ制
御され、加算器４６に入力され、制御回路４５の出力を
減算するのに用いられる。
次に１位相制御回路７からサイリスタスイッチ６１．６
２へ出力されるパルスの位相制御について説明するが、
その前に、位相制御回路７０６本の出力線（Ｕ相、Ｖ相
、Ｗ相、Ｘ相、Ｙ相、２相）とサイリスタスイッチ６１
．６２等との関係について説明する。第３図は、ｓ１図
に示す８ＶＣ４の詳細を示す図で６＃）、リアクトル５
１ａ、５１ｂ。
２へ出力されるパルスの位相制御について説明するが、
その前に、位相制御回路７０６本の出力線（Ｕ相、Ｖ相
、Ｗ相、Ｘ相、Ｙ相、２相）とサイリスタスイッチ６１
．６２等との関係について説明する。第３図は、ｓ１図
に示す８ＶＣ４の詳細を示す図で６＃）、リアクトル５
１ａ、５１ｂ。
５１ｃと、電流検出器４１ａ、４１ｂ、４１ｃと、サイ
リスタスイッチ６１〜６６によって構成ちれている。第
４図は、サイリスタスイッチ６１〜６６に流れる電流を
示す図であり、サイリスタスイツチ６１がオンするとＵ
相（正）、サイリスタスイッチ６２がオンするとＸ相（
負）、サイリスタスイッチ６３がオンするとＶ相（正）
、サイリスタスイッチ６４がオンするとＹ相（負）、サ
イリスタスイッチ６５がオンするとＷ相（正）、サイリ
スタスイッチ６６がオンすると２相（負）の各電流が流
れる。第１図は、このうち、Ｕ相とＸ相、即ち、サイリ
スタスイッチ６１．６２のパルス制御について示したも
のとなっている。
リスタスイッチ６１〜６６によって構成ちれている。第
４図は、サイリスタスイッチ６１〜６６に流れる電流を
示す図であり、サイリスタスイツチ６１がオンするとＵ
相（正）、サイリスタスイッチ６２がオンするとＸ相（
負）、サイリスタスイッチ６３がオンするとＶ相（正）
、サイリスタスイッチ６４がオンするとＹ相（負）、サ
イリスタスイッチ６５がオンするとＷ相（正）、サイリ
スタスイッチ６６がオンすると２相（負）の各電流が流
れる。第１図は、このうち、Ｕ相とＸ相、即ち、サイリ
スタスイッチ６１．６２のパルス制御について示したも
のとなっている。
次°に、第５図を用いて、位相制御回路７からサイリス
タスイッチ６１．６２へ出力されるパルスの位相制御に
ついて、説明する。即ち、第５図に示す様に、５ＶＣ４
のリアクトル５１８に＋５！れる電流が、正側と負側で
非対象となっている場合、積分回路４２の出力電圧は、
所定値＋Ｖｏ 、 −Ｖｏの範囲外の直になる。
タスイッチ６１．６２へ出力されるパルスの位相制御に
ついて、説明する。即ち、第５図に示す様に、５ＶＣ４
のリアクトル５１８に＋５！れる電流が、正側と負側で
非対象となっている場合、積分回路４２の出力電圧は、
所定値＋Ｖｏ 、 −Ｖｏの範囲外の直になる。
即ち、積分回路４２の出力は、時刻ｔ！において一４以
下の直となる。これによって、アナログゲート回路４４
は、時刻１．からｔ３の期間、関数発生回路４３から出
力される制御角補正信号を導通させる。アナログゲート
回路４４のゲート開閉制御については、後述する。減算
器４６は、制御回路４５の出方電圧から上記制御角補正
信号を減算し、図示する様に、時刻ｔ１〜ｔ３の期間だ
け、減算回路４６の出力電圧が減少する。この結果、位
相制御回路７内のカクンタ７５（１１６図参照）の計数
値が、この減算回路４６の出力レベルを越えるタイミン
グかはやくなシ、第２図に実線で示す様に、サイリスタ
スイッチ６１へ対するパルスの出力タイミングがはやめ
られる。尚、第５図において、点線は補正前の状態を示
し、実線が補正後の状態を示している。
下の直となる。これによって、アナログゲート回路４４
は、時刻１．からｔ３の期間、関数発生回路４３から出
力される制御角補正信号を導通させる。アナログゲート
回路４４のゲート開閉制御については、後述する。減算
器４６は、制御回路４５の出方電圧から上記制御角補正
信号を減算し、図示する様に、時刻ｔ１〜ｔ３の期間だ
け、減算回路４６の出力電圧が減少する。この結果、位
相制御回路７内のカクンタ７５（１１６図参照）の計数
値が、この減算回路４６の出力レベルを越えるタイミン
グかはやくなシ、第２図に実線で示す様に、サイリスタ
スイッチ６１へ対するパルスの出力タイミングがはやめ
られる。尚、第５図において、点線は補正前の状態を示
し、実線が補正後の状態を示している。
次に、Ｘ相のサイリスタスイッチ６２へ出方されるパル
スの位相制御について説明する。Ｕ相のサイリスタスイ
ッチ６１へのパルスが、その位相を進められた結果、Ｎ
５図に示すように１電流波形は正側が大きくなり、時刻
ｔ４で、積分回路４２の出力が＋ｖｓ ’ｅ越える状態
になる。この結果、上記した時刻ｔ３〜ｔ３における動
作と全く同様の動作が時刻ｔ６〜ｔ６で行なわれ、サイ
リスタスイッチ６２に対するパルスの出力タイミングが
はやめられる。
スの位相制御について説明する。Ｕ相のサイリスタスイ
ッチ６１へのパルスが、その位相を進められた結果、Ｎ
５図に示すように１電流波形は正側が大きくなり、時刻
ｔ４で、積分回路４２の出力が＋ｖｓ ’ｅ越える状態
になる。この結果、上記した時刻ｔ３〜ｔ３における動
作と全く同様の動作が時刻ｔ６〜ｔ６で行なわれ、サイ
リスタスイッチ６２に対するパルスの出力タイミングが
はやめられる。
上記した動作かくル返兄し実行されるため、８ＶＣ４の
電流は、正側と東側が対象になる様に、補正されること
になる。
電流は、正側と東側が対象になる様に、補正されること
になる。
次に、アナログゲート回路４４のオン／オフ制御につい
て、説明する。サイリスタスイッチ６１へのパルス（Ｕ
相正側のパルス）の位相を進める次めには、Ｕ相正側の
パルスが出力される６０度前の位相のパルス（Ｙ招電側
のパルス）でフリップフロップ回路４７をセットし、Ｕ
相正側のパルスが出力される時点でフリップフロップ回
路４７をリセットする。フリップフロップ回路４７がセ
ットされているとき、アナログゲート回路４４のゲート
は閉じ、関数発生器４３から出力されている制御角補正
信号を減算器４６へ入力することに！ｆｉ、Ｕ相正側の
パルスの位相を制御することができる。サイリスタスイ
ッチ６２へのパルス（Ｘ招電側のパルス）の位相を進め
る場合には、Ｘ招電側のパルスが出力される６０度前の
位相のパルス（Ｖ相正側のパルス）でフリップフロップ
回路４８をセットし、Ｘ招電側のパルスが出力される時
点で７リツプ７０ツブ４８をリセットする。他のサイリ
スタスイッチ６３〜６６についても、同様に、アナログ
ゲート回路をオン／オフ制御すれば良い。
て、説明する。サイリスタスイッチ６１へのパルス（Ｕ
相正側のパルス）の位相を進める次めには、Ｕ相正側の
パルスが出力される６０度前の位相のパルス（Ｙ招電側
のパルス）でフリップフロップ回路４７をセットし、Ｕ
相正側のパルスが出力される時点でフリップフロップ回
路４７をリセットする。フリップフロップ回路４７がセ
ットされているとき、アナログゲート回路４４のゲート
は閉じ、関数発生器４３から出力されている制御角補正
信号を減算器４６へ入力することに！ｆｉ、Ｕ相正側の
パルスの位相を制御することができる。サイリスタスイ
ッチ６２へのパルス（Ｘ招電側のパルス）の位相を進め
る場合には、Ｘ招電側のパルスが出力される６０度前の
位相のパルス（Ｖ相正側のパルス）でフリップフロップ
回路４８をセットし、Ｘ招電側のパルスが出力される時
点で７リツプ７０ツブ４８をリセットする。他のサイリ
スタスイッチ６３〜６６についても、同様に、アナログ
ゲート回路をオン／オフ制御すれば良い。
本発明によれば、ＳＶＣから電力系統に非論理高調波が
出力されるのを防止し、かつＳｖＣの相電流を正側と負
側で対象になる様に制御できるため、ＳｖＣの相電流に
直流分が乗るのを防止でき、ＳｖＣの変圧器として小容
量のものを用いることが可能なＳｖＣの制御装置を提供
することかで鳶る。
出力されるのを防止し、かつＳｖＣの相電流を正側と負
側で対象になる様に制御できるため、ＳｖＣの相電流に
直流分が乗るのを防止でき、ＳｖＣの変圧器として小容
量のものを用いることが可能なＳｖＣの制御装置を提供
することかで鳶る。
第１図は本発明の一実施例を示すブロック図、第２図は
Ｎ１図に示す関数発生器の出力特性を示す説明図、第３
図は第１図に示す無効電力補償装置（８ＶＣ）の３相分
の構成を示す回路図、第４図は第３図に示す各サイリス
タスイッチに流れる電流の関係を示す説明図、第５図は
第１図に示す実施例の動作を示すタイムチャート、第６
図は従来のＳＶＣの制御装置を示すブロック図、第７図
は第６図に示す従来のＳＶＣの制御装置の動作を示すタ
イムチャートでちる。 ｌ・・・交流系統、２・・・系統インピーダンス、３・
・・負荷、４・・・無効電力補償装置（８ＶＣ）、５・
・・変圧器、７・・・位相制御回路、４１ａ〜４ＩＣ・
・・電流検出器、４２・・・積分回路、４３・・・関数
発生回路、４４・・・アナログゲート回路、４５・・・
制御回路、４６・・・減算器、４７．４８・・・ツリツ
ブフロップ回路（Ｆ、Ｐ、）、５１ａ〜５１Ｃ−リアク
トル、６１〜６６・・・サイリスタスイッチ。
Ｎ１図に示す関数発生器の出力特性を示す説明図、第３
図は第１図に示す無効電力補償装置（８ＶＣ）の３相分
の構成を示す回路図、第４図は第３図に示す各サイリス
タスイッチに流れる電流の関係を示す説明図、第５図は
第１図に示す実施例の動作を示すタイムチャート、第６
図は従来のＳＶＣの制御装置を示すブロック図、第７図
は第６図に示す従来のＳＶＣの制御装置の動作を示すタ
イムチャートでちる。 ｌ・・・交流系統、２・・・系統インピーダンス、３・
・・負荷、４・・・無効電力補償装置（８ＶＣ）、５・
・・変圧器、７・・・位相制御回路、４１ａ〜４ＩＣ・
・・電流検出器、４２・・・積分回路、４３・・・関数
発生回路、４４・・・アナログゲート回路、４５・・・
制御回路、４６・・・減算器、４７．４８・・・ツリツ
ブフロップ回路（Ｆ、Ｐ、）、５１ａ〜５１Ｃ−リアク
トル、６１〜６６・・・サイリスタスイッチ。
Claims (1)
- 【特許請求の範囲】 １、リアクトルに流れる電流を半導体スイッチにより位
相制御して、電力系統の無効電力を調整する無効電力補
償装置の制御装置において、上記リアクトルに流れる電
流の正側と負側の平衡／不平衡を検出する第１の手段と
、第１の手段が平衡を検出したとき、各相に等間隔のパ
ルスを出力して、上記半導体スイッチをオン／オフ制御
し、かつ第１の手段が不平衡を検出したとき、不平衡の
程度に応じて各相に不等間隔のパルスを出力して、上記
リアクトルに流れる電流の不平衡を打消すように、上記
半導体スイッチをオン／オフ制御する第２の手段を備え
ていることを特徴とする無効電力補償装置の制御装置。 ２、前記第２の手段は、第２の手段から半導体スイッチ
へ出力されるパルスに同期したタイミングで、不平衡を
打消すべく、第２の手段の制御電圧を補正することを特
徴とする特許請求の範囲第１項記載の無効電力補償装置
の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60060875A JPH0618460B2 (ja) | 1985-03-27 | 1985-03-27 | 無効電力補償装置の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60060875A JPH0618460B2 (ja) | 1985-03-27 | 1985-03-27 | 無効電力補償装置の制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61221533A true JPS61221533A (ja) | 1986-10-01 |
| JPH0618460B2 JPH0618460B2 (ja) | 1994-03-09 |
Family
ID=13154989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60060875A Expired - Fee Related JPH0618460B2 (ja) | 1985-03-27 | 1985-03-27 | 無効電力補償装置の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618460B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7638986B2 (en) | 2006-06-28 | 2009-12-29 | Mitsubishi Electric Corporation | Control system for static VAR compensator |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5133851A (ja) * | 1974-09-18 | 1976-03-23 | Hitachi Ltd | |
| JPS5610037A (en) * | 1979-06-30 | 1981-02-02 | Tokyo Shibaura Electric Co | Power regulator |
-
1985
- 1985-03-27 JP JP60060875A patent/JPH0618460B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5133851A (ja) * | 1974-09-18 | 1976-03-23 | Hitachi Ltd | |
| JPS5610037A (en) * | 1979-06-30 | 1981-02-02 | Tokyo Shibaura Electric Co | Power regulator |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7638986B2 (en) | 2006-06-28 | 2009-12-29 | Mitsubishi Electric Corporation | Control system for static VAR compensator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0618460B2 (ja) | 1994-03-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |