JPS6121534A - レシデユチエツク回路 - Google Patents
レシデユチエツク回路Info
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- JPS6121534A JPS6121534A JP59135430A JP13543084A JPS6121534A JP S6121534 A JPS6121534 A JP S6121534A JP 59135430 A JP59135430 A JP 59135430A JP 13543084 A JP13543084 A JP 13543084A JP S6121534 A JPS6121534 A JP S6121534A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
- G06F11/104—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error using arithmetic codes, i.e. codes which are preserved during operation, e.g. modulo 9 or 11 check
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理回路の高集積化に伴うレピータビリティ
を利用した、多重レシデュチェック回路に関する。
を利用した、多重レシデュチェック回路に関する。
従来から、乗算回路、除算回路等、複雑な演算回路の動
作をチェックするのに、パリティチェック回路を用いる
ことは、その回路構成が大規模となる為、レシデュチェ
ックで行う方法が知られている。
作をチェックするのに、パリティチェック回路を用いる
ことは、その回路構成が大規模となる為、レシデュチェ
ックで行う方法が知られている。
レシデュチェックの原理的な事項に関しては、例えば、
ｒＥＲＲＯＲＤＥＴＥＣＴＩＯＮ ＬＯＧＩＣＦＯＲＤ
ＩＧＩＴＡＬＣＯＭＰＵＴＥＲ３Ｊ ＦＲＥＤＥＲＩＧ
Ｋ ’Ｐ ５ＥＬＬＥＲ５ＪＲ，ＭＵ−ＹＵＥ Ｈ５Ｉ
ＡＯ，ＬＥＲＯＹ Ｗ ＢＥＡＲＮＳＯＮ著、Ｍｃ
ＧＲＡＷ ＨＩＬＬ ＢＯＯＫ ＣＯＭＰＡＮＹ
１９６８刊に開示されているので、ここで説明するこ
とは省略するが、例えば乗算を例にして、レシデュチェ
ックの要点を述べると、以下の通りとなる。即ち、 被乗数と乗数とについて、それぞれレシデュ（３で割っ
た剰余）を演算し、得られた各レシデュを乗算した値と
、前記被乗数１乗数を乗算器により乗算した値から求め
たレシデュとは一致すると云う原理に基づいて、該２つ
のレシデュを比較して該乗算器の動作をチェックしよう
とするものである。
ｒＥＲＲＯＲＤＥＴＥＣＴＩＯＮ ＬＯＧＩＣＦＯＲＤ
ＩＧＩＴＡＬＣＯＭＰＵＴＥＲ３Ｊ ＦＲＥＤＥＲＩＧ
Ｋ ’Ｐ ５ＥＬＬＥＲ５ＪＲ，ＭＵ−ＹＵＥ Ｈ５Ｉ
ＡＯ，ＬＥＲＯＹ Ｗ ＢＥＡＲＮＳＯＮ著、Ｍｃ
ＧＲＡＷ ＨＩＬＬ ＢＯＯＫ ＣＯＭＰＡＮＹ
１９６８刊に開示されているので、ここで説明するこ
とは省略するが、例えば乗算を例にして、レシデュチェ
ックの要点を述べると、以下の通りとなる。即ち、 被乗数と乗数とについて、それぞれレシデュ（３で割っ
た剰余）を演算し、得られた各レシデュを乗算した値と
、前記被乗数１乗数を乗算器により乗算した値から求め
たレシデュとは一致すると云う原理に基づいて、該２つ
のレシデュを比較して該乗算器の動作をチェックしよう
とするものである。
従って、一般には、演算器に対する入力データについて
のレシデュを生成し、該生成されたレシデュの演算結果
を求める手段と、上記入力データの演算結果に対するレ
シデュの生成手段と、該２つの手段で得られたレシデュ
を比較する手段とが必、要となる。
のレシデュを生成し、該生成されたレシデュの演算結果
を求める手段と、上記入力データの演算結果に対するレ
シデュの生成手段と、該２つの手段で得られたレシデュ
を比較する手段とが必、要となる。
そして、上記入力データを２ｎ分割（但し、ｎは正の整
数）して演算する場合には、２ｎ個の部分演算結果が得
られるので、それぞれの部分演算結果について、レシデ
ュを生成し、その結果を用いて最終レシデュを求める為
には、結局ｎ段〔２ｎ （但し、ｎ ＝ １’＋ ２．
３ ＋−ｖ ｎ） 〕のレシデュ演算回路が必要となる
。
数）して演算する場合には、２ｎ個の部分演算結果が得
られるので、それぞれの部分演算結果について、レシデ
ュを生成し、その結果を用いて最終レシデュを求める為
には、結局ｎ段〔２ｎ （但し、ｎ ＝ １’＋ ２．
３ ＋−ｖ ｎ） 〕のレシデュ演算回路が必要となる
。
一方、最近の論理装置の高集積化動向に伴って、該論理
装置を回路分割する時のレピータビリティが重要視され
ている。
装置を回路分割する時のレピータビリティが重要視され
ている。
このレピータビリティは、論理装置を集積回路の単位に
回路分割する場合、該分割された論理回路に、例えば特
定の回路を追加することにより、該追加回路を論理装置
のある論理ブロックでは使用しなくても、複数の論理ブ
ロックで共用化でき、結果として集積回路の種類を少な
くでき、使用量を増加させ、該集積回路の経済化が図れ
ると云う原理に基づいて行われものであり、回路の共通
化が必須条件となる。
回路分割する場合、該分割された論理回路に、例えば特
定の回路を追加することにより、該追加回路を論理装置
のある論理ブロックでは使用しなくても、複数の論理ブ
ロックで共用化でき、結果として集積回路の種類を少な
くでき、使用量を増加させ、該集積回路の経済化が図れ
ると云う原理に基づいて行われものであり、回路の共通
化が必須条件となる。
そこで、このレピータビリティの観点から、前記レシデ
ュチェック回路を考察すると、特に入力データを２１分
割して演算する場合には、該演算結果のレシデュ生成結
果について最終演算する回路と、入力データのレシデュ
を生成して、演算した結果との照合回路が、２ｎ分割さ
れた演算回路に共通な回路となる為、上記レピータビリ
ティを妨げる要因となる。 、 こうした事情から、２ｎ分割された演算回路に適し、レ
ピータビリティ−を向上させるレシデュチェック回路の
構成法が待たれていた。
ュチェック回路を考察すると、特に入力データを２１分
割して演算する場合には、該演算結果のレシデュ生成結
果について最終演算する回路と、入力データのレシデュ
を生成して、演算した結果との照合回路が、２ｎ分割さ
れた演算回路に共通な回路となる為、上記レピータビリ
ティを妨げる要因となる。 、 こうした事情から、２ｎ分割された演算回路に適し、レ
ピータビリティ−を向上させるレシデュチェック回路の
構成法が待たれていた。
第２図は２分割（２″分割でｎ＝１相当）した加算回路
に対して、レシデュチェックを行う場合の一例を示した
もので、１は入力データレジスタＡ。
に対して、レシデュチェックを行う場合の一例を示した
もので、１は入力データレジスタＡ。
２は入力データレジスタＢで、それぞれ２分割されてお
り、その下位部分をそれぞ−ｈ Ａ ａ ＋ Ｂ ａ
、上位部分を篩、Ｂトで示す。３１．３２は部分加算器
（＋）、４１゜４２は部分加算結果に対するレシデュ生
成回路（ＲＥＳ ＧＥＮ）、 ５はレシデエ生成回路（
ＲＥＳ ｔＥＮ）４１．４２で生成されたレシデュを最
終加算するレシデュ加算回路（ＲＥＳ ＡＤＤ）、 ６
は比較回路（ＣＯＭＰ）、 ７１．７２は入力データに
対するレシデュ生成回路（ＲＩｌｉＳ ＧＥＮ）。
り、その下位部分をそれぞ−ｈ Ａ ａ ＋ Ｂ ａ
、上位部分を篩、Ｂトで示す。３１．３２は部分加算器
（＋）、４１゜４２は部分加算結果に対するレシデュ生
成回路（ＲＥＳ ＧＥＮ）、 ５はレシデエ生成回路（
ＲＥＳ ｔＥＮ）４１．４２で生成されたレシデュを最
終加算するレシデュ加算回路（ＲＥＳ ＡＤＤ）、 ６
は比較回路（ＣＯＭＰ）、 ７１．７２は入力データに
対するレシデュ生成回路（ＲＩｌｉＳ ＧＥＮ）。
８はレシデュ加算器（ＲＥＳ ＡＤＤ）で、入力データ
の最終レシデ、１ｌＮＲＥＳを出力する。そして、９は
最終出力レジスタである。
の最終レシデ、１ｌＮＲＥＳを出力する。そして、９は
最終出力レジスタである。
今、入力データレジスタＡ １．及び入力データレジス
タＢ２に入力データが設定されると、該データの下位部
分Ａａ、’Ｂａが部分加算器（＋）３１で部分加算され
、キャリー（Ｃ）を部分加算器（＋）３２に送出すると
共に、下位の部分和ＳＡを出力する。同時に該データの
上位部分＾ｂ、Ｂｂが部分加算器（＋＞３２で、上記キ
ャリー（Ｃ）と共に部分加算され、上位の部分和ＳＲを
出力する。そして、上記部分和Ｓ＾、ＳＢを最終出力レ
ジスタ９の、それぞれの分割位置に挿入することにより
、最終加算結果を得ることができる。
タＢ２に入力データが設定されると、該データの下位部
分Ａａ、’Ｂａが部分加算器（＋）３１で部分加算され
、キャリー（Ｃ）を部分加算器（＋）３２に送出すると
共に、下位の部分和ＳＡを出力する。同時に該データの
上位部分＾ｂ、Ｂｂが部分加算器（＋＞３２で、上記キ
ャリー（Ｃ）と共に部分加算され、上位の部分和ＳＲを
出力する。そして、上記部分和Ｓ＾、ＳＢを最終出力レ
ジスタ９の、それぞれの分割位置に挿入することにより
、最終加算結果を得ることができる。
上記部分和Ｓ＾は、レシデュ生成回路（ＲＥＳ ＧＥＮ
）４１に入力され、下位の部分加算結果に対するレシデ
ュを生成し、部分和ＳＢは、レシデュ生成回路（ＲＩｔ
ｓ Ｇｌ！Ｎ）４２に入力され、上位の部分加算結果に
対するレシデュを生成し、上記２分割加算結果に対する
最終レシデュを得る為にレシデュ加算回路（ＲＥＳ Ａ
ＤＤ） ５に入力される。
）４１に入力され、下位の部分加算結果に対するレシデ
ュを生成し、部分和ＳＢは、レシデュ生成回路（ＲＩｔ
ｓ Ｇｌ！Ｎ）４２に入力され、上位の部分加算結果に
対するレシデュを生成し、上記２分割加算結果に対する
最終レシデュを得る為にレシデュ加算回路（ＲＥＳ Ａ
ＤＤ） ５に入力される。
一方、入力データに対するレシデュ（ＲＥＳ （Ａ）
、 ＲＥＳ（Ｂ） ）が、下位部分、上位部分のそれぞ
れについて、レシデュ生成回路（ＲＥＳ ＧＥＮ）７１
．７２によって生成され、レシデュ加算回路（ＲＥＳ
ＡＤＤ） ８で加算され、人力データに対する最終レシ
デエＩＮ ＲＥＳ （ＲＥＳ（＾十Ｂ））が当該加算に
対する期待値として出力される。
、 ＲＥＳ（Ｂ） ）が、下位部分、上位部分のそれぞ
れについて、レシデュ生成回路（ＲＥＳ ＧＥＮ）７１
．７２によって生成され、レシデュ加算回路（ＲＥＳ
ＡＤＤ） ８で加算され、人力データに対する最終レシ
デエＩＮ ＲＥＳ （ＲＥＳ（＾十Ｂ））が当該加算に
対する期待値として出力される。
この入力データに対する最終レシデュＩＮ ＲＢＳと、
上記２分駒加算結果に対するレシデュの加算結果とが比
較回路（ＧＯＭＰ） ６で比較され、不一”致であると
、部分加算器（＋）３１．或いは３２を含めた演算部の
エラーと云うことで、エラー信号ＥＲＲを出力するよう
に動作する。
上記２分駒加算結果に対するレシデュの加算結果とが比
較回路（ＧＯＭＰ） ６で比較され、不一”致であると
、部分加算器（＋）３１．或いは３２を含めた演算部の
エラーと云うことで、エラー信号ＥＲＲを出力するよう
に動作する。
本例は、入゛カデータを２分割して演算する場合のレシ
デュチェック回路であるが、該２分割された演算回路＋
１Ｌｌ１２とは独立したレシデュ生成回路（Ｒ［！Ｓ
ＧＥＮ） ５．及び比較回路（ＣＯＭＰ） ６が設けら
れている所にｖｊ徴がある。
デュチェック回路であるが、該２分割された演算回路＋
１Ｌｌ１２とは独立したレシデュ生成回路（Ｒ［！Ｓ
ＧＥＮ） ５．及び比較回路（ＣＯＭＰ） ６が設けら
れている所にｖｊ徴がある。
第２図から明らかなように、従来の２分割演−算方°式
においては、例えば２つの加算回路＃ｉ、１２は同じ論
理構成で実現で−き、所謂レピータビリティが得られて
いるが、加算結果の最終レシデュを求める為に、レシデ
ュ加算回路（ＲＥＳ ＡＤＤ） ５．及び比較回路（Ｃ
ＯＭＰ） ６で示°した、上記加算回路とは別個の回路
ブロックが必要であり、高集積化を図る場合、集積回路
の種類が増え、高集積化の為のレピータビリティを損な
うと云う問題があった。
においては、例えば２つの加算回路＃ｉ、１２は同じ論
理構成で実現で−き、所謂レピータビリティが得られて
いるが、加算結果の最終レシデュを求める為に、レシデ
ュ加算回路（ＲＥＳ ＡＤＤ） ５．及び比較回路（Ｃ
ＯＭＰ） ６で示°した、上記加算回路とは別個の回路
ブロックが必要であり、高集積化を図る場合、集積回路
の種類が増え、高集積化の為のレピータビリティを損な
うと云う問題があった。
本発明は上記従来の欠点に鑑み、分割された演算り路内
に、該演算結果に対する最終レシデュ迄求められるレシ
デュ演算回路を含め、各演算回路内において、個々にレ
シデュチェックを行うようにして、レピータビリティを
向上させる方法を提供することを目的とするものである
。
に、該演算結果に対する最終レシデュ迄求められるレシ
デュ演算回路を含め、各演算回路内において、個々にレ
シデュチェックを行うようにして、レピータビリティを
向上させる方法を提供することを目的とするものである
。
そしてこの目的は、入力データを２１ （ｎは１より大
きい整数）分割して、２ｎ個の演算回路で部分演算をｊ
テい、それぞれの演算回路の出力を、当該分割位置に挿
入することにより、最終演算結果を得る２０分割演算回
路のレシデュチェック方式において、該分割された各演
算回路内に、最終レシデュ迄求められるレシデュ交換回
路を含める本発明のレシデュチェック回路によって達成
される。
きい整数）分割して、２ｎ個の演算回路で部分演算をｊ
テい、それぞれの演算回路の出力を、当該分割位置に挿
入することにより、最終演算結果を得る２０分割演算回
路のレシデュチェック方式において、該分割された各演
算回路内に、最終レシデュ迄求められるレシデュ交換回
路を含める本発明のレシデュチェック回路によって達成
される。
即ち、本発明によれば、入力データを２’ （ｎは１
より大きい整数）分割して、２ｎ個の演算回路で部分演
算を行う方式において、該演算に対するレシデュチェッ
クを行うのに、分割された各回路内に最終レシデュ迄求
められるレシデュ交換回路を含めるようにしたものであ
るので、各分割された回路内で、個々に２０多重による
レシデュチェノクができ、ると共に、２ｎ分割に伴うレ
ピータビリティの向上が図れる効果がある。
より大きい整数）分割して、２ｎ個の演算回路で部分演
算を行う方式において、該演算に対するレシデュチェッ
クを行うのに、分割された各回路内に最終レシデュ迄求
められるレシデュ交換回路を含めるようにしたものであ
るので、各分割された回路内で、個々に２０多重による
レシデュチェノクができ、ると共に、２ｎ分割に伴うレ
ピータビリティの向上が図れる効果がある。
以下本発明の実施例を図面によって詳述する。
第１図（イ）は２分割（２°分割でｎ・１の場合に相当
）された加算回路の一例をブロック図で示した図であり
、（ロ）は４分割（２°分割でｎ＝２の場合に相当）さ
れた演算回路におけるレシデュ交換回路の例を模式的に
示した図である。
）された加算回路の一例をブロック図で示した図であり
、（ロ）は４分割（２°分割でｎ＝２の場合に相当）さ
れた演算回路におけるレシデュ交換回路の例を模式的に
示した図である。
第１図（イ）において、第２図と同じ符号は同じ機能ブ
ロックを示し、５１．５２は第２図におけるレシデュ加
算回路（ＲＥＳ ＡＤＤ）５と同じものであるが、互い
に他の分割回路から、自分側回路のレシデュに対して加
算すべきレシデュを取り込んでいる所が異なる。又、６
１ 、６２は第２図における比較回路（ＣＯＭＰ） ６
と同じもので、それぞれの分割された加算回路＃Ｌ＃２
に設けられている所に特徴がある。
ロックを示し、５１．５２は第２図におけるレシデュ加
算回路（ＲＥＳ ＡＤＤ）５と同じものであるが、互い
に他の分割回路から、自分側回路のレシデュに対して加
算すべきレシデュを取り込んでいる所が異なる。又、６
１ 、６２は第２図における比較回路（ＣＯＭＰ） ６
と同じもので、それぞれの分割された加算回路＃Ｌ＃２
に設けられている所に特徴がある。
本発明を実施した場合の加算処理については、第２図で
説明した従来方式と全く同じであるので、ここでは本発
明の主眼となるレジデュチェノク回路に限定して説明す
る。
説明した従来方式と全く同じであるので、ここでは本発
明の主眼となるレジデュチェノク回路に限定して説明す
る。
本発明においては、゛そ・れぞれの２分割された加算回
路＃１．ｌ１２における部分加算結果に対するレシデュ
を、レシデュ生成回路（ＲＥＳ ＧＥＮ）４１．４２で
生成し、その結果を互いに他の加算回路１２．Ｉｌｌに
送出、シ（即ち、交換させて）、それぞれのレシデュ加
算回路（ＲＥＳ ＡＤＤ）５１．５２によって、レシデ
ュの最終加算を行っている所にポイントがある。
路＃１．ｌ１２における部分加算結果に対するレシデュ
を、レシデュ生成回路（ＲＥＳ ＧＥＮ）４１．４２で
生成し、その結果を互いに他の加算回路１２．Ｉｌｌに
送出、シ（即ち、交換させて）、それぞれのレシデュ加
算回路（ＲＥＳ ＡＤＤ）５１．５２によって、レシデ
ュの最終加算を行っている所にポイントがある。
即ち、従来方式においては、部分加算結果ＳＡ、ＳＢに
対するレシデュをレシデュ生成回路（ＲＥＳ ＧＥＮ）
４Ｌ４２で生成し、レシデュ加算回路（ＲＥＳ ＡＤＤ
）５で最終加算を行っていたのに対して、本発明におい
ては、それぞれの加算回路Ｉｌｌ、＄１２内において、
２０多重（本実施例においては、２多重）のレシデュ最
終加算を行うようにしている。
対するレシデュをレシデュ生成回路（ＲＥＳ ＧＥＮ）
４Ｌ４２で生成し、レシデュ加算回路（ＲＥＳ ＡＤＤ
）５で最終加算を行っていたのに対して、本発明におい
ては、それぞれの加算回路Ｉｌｌ、＄１２内において、
２０多重（本実施例においては、２多重）のレシデュ最
終加算を行うようにしている。
そして、上記レシデュ最終加算結果を、人力データに対
する最終レシデュ（即ち、本加算に対する最終レシデュ
の期待値）である、レシデュ加、算回路（ＲＥＳ ＡＤ
Ｄ） ８の出力値と、それぞれの加算回路ｓｒ、ｓ２内
に設けられている比較回路（ＧＯＭＰ） ６１ 、６２
で２多重の比較を行うのである。
する最終レシデュ（即ち、本加算に対する最終レシデュ
の期待値）である、レシデュ加、算回路（ＲＥＳ ＡＤ
Ｄ） ８の出力値と、それぞれの加算回路ｓｒ、ｓ２内
に設けられている比較回路（ＧＯＭＰ） ６１ 、６２
で２多重の比較を行うのである。
で、不一致が出力されると、その不一致信号ＥＲＲ＃１
、＃２の組み合わせによって、以下の障害解析が可能と
なる。即ち、 ■ＥＲＲＩＩＩ、ＥＲ，Ｒ＃２＝０．０の場合：障害個
所なし。
、＃２の組み合わせによって、以下の障害解析が可能と
なる。即ち、 ■ＥＲＲＩＩＩ、ＥＲ，Ｒ＃２＝０．０の場合：障害個
所なし。
■ＥＲＲＩＩＩ、ＥＲＲ＃２＝１．０の場合：レシデュ
加算回路（ＲＥＳ ＡＤＤ）５１．又は比較回路（ＣＯ
ＭＰ）６１の障害。
加算回路（ＲＥＳ ＡＤＤ）５１．又は比較回路（ＣＯ
ＭＰ）６１の障害。
＠ＥＲＲｆｔｌ、ＥＲＲ＃２＝０．１ （７）場合：レ
シデュ加算回路（ＲＥＳ ＡＤＤ）５２．又は比較回路
（ＣＯＭＰ） ６２の障害。
シデュ加算回路（ＲＥＳ ＡＤＤ）５２．又は比較回路
（ＣＯＭＰ） ６２の障害。
■ＥＲＲ＃１．ＥＲＲ１）２＝１．１の場合：部分加算
器（＋）３１又は３２．或いは両方の障害が。
器（＋）３１又は３２．或いは両方の障害が。
或いはレシデュ生成回路（ＲＥＳ ＧＥＮ）４１．又は
４２．或いは両方の障害、或いはレシデュ加算回路（Ｒ
ＥＳ八〇へ）５１．５２の障害。
４２．或いは両方の障害、或いはレシデュ加算回路（Ｒ
ＥＳ八〇へ）５１．５２の障害。
ＦＩＵち、本発明においては、従来方式で判別不可能で
あった、 レシデュ加算回路（ＲＥＳ ＡＤＤ）５１，５２ （従
来方式のレシデュ加算回路（ＲＥＳＡＤＤ）５対応〕、
或いは比較回路（ＧＯＭＰ） ６１．６２ （従来方式
の比較回路（ＣＯＭＰ） ６対応〕の障害判別が可能と
なる。
あった、 レシデュ加算回路（ＲＥＳ ＡＤＤ）５１，５２ （従
来方式のレシデュ加算回路（ＲＥＳＡＤＤ）５対応〕、
或いは比較回路（ＧＯＭＰ） ６１．６２ （従来方式
の比較回路（ＣＯＭＰ） ６対応〕の障害判別が可能と
なる。
次に、第１図（ロ）において、４分割の例を説明する。
この場合も、加算過程については、２分割の場合と同じ
ように行われるので、レシデュチェック回路に限定して
説明する。
ように行われるので、レシデュチェック回路に限定して
説明する。
本図において、４１〜４４は（ロスにおけるレシデュ生
成回路（ＲＥＳ ＧＥＮ）４１．４２に対応し、５１〜
５４は（イ）図におけるレシデュ加算回路（ＲＥＳ Ａ
ＤＤ）５１゜５２に対応している。そして、本４分割の
場合には５１”〜５４’ で示したレシデュ加算回路（
ＲＥＳ ＡＤＤ）が必要となる。比較回路（ＣＯＭＰ）
６１〜６４は、（イ）図における比較回路（ＧＯＭＰ）
６１．６２と同じもので、単に４多重されているに過ぎ
ない。 −即ち、入力データ（図示せず）を４分割し
、それぞれをａ ＋ ｂ ＋ Ｃ＋ ｄとすると、２つ
の入力データＡ。
成回路（ＲＥＳ ＧＥＮ）４１．４２に対応し、５１〜
５４は（イ）図におけるレシデュ加算回路（ＲＥＳ Ａ
ＤＤ）５１゜５２に対応している。そして、本４分割の
場合には５１”〜５４’ で示したレシデュ加算回路（
ＲＥＳ ＡＤＤ）が必要となる。比較回路（ＣＯＭＰ）
６１〜６４は、（イ）図における比較回路（ＧＯＭＰ）
６１．６２と同じもので、単に４多重されているに過ぎ
ない。 −即ち、入力データ（図示せず）を４分割し
、それぞれをａ ＋ ｂ ＋ Ｃ＋ ｄとすると、２つ
の入力データＡ。
Ｂに対応して、ＡａＪｂ＝Ａｃ＋＾（＋、及びＢａ、
ａｂ、 Ｂｃ、 Ｂｄが、本４分割加算回路に対する入
力データとなる。そして、Ａａ＋Ｂａに対するレシデュ
の生成がレシデュ生成回路（ＲＥＳ ＧＥＮ）４１で行
われ、レシデュａを出力する。以下同じようにして、そ
れぞれレシデュｂ、 ｃ、 ｄが生成される。
ａｂ、 Ｂｃ、 Ｂｄが、本４分割加算回路に対する入
力データとなる。そして、Ａａ＋Ｂａに対するレシデュ
の生成がレシデュ生成回路（ＲＥＳ ＧＥＮ）４１で行
われ、レシデュａを出力する。以下同じようにして、そ
れぞれレシデュｂ、 ｃ、 ｄが生成される。
上記部分加算結果に対するレシデュａ ” ｄについて
、レシデュ加算回路（ＲＥＳ ＡＤＤ） ５ｘ−Ｌ５ｓ
において、レシデュの部分加算ａ ＋ ｂ ＋又はｃ＋
ｄが２多重で実行される。そして、この時上記のレシデ
ュａ。
、レシデュ加算回路（ＲＥＳ ＡＤＤ） ５ｘ−Ｌ５ｓ
において、レシデュの部分加算ａ ＋ ｂ ＋又はｃ＋
ｄが２多重で実行される。そして、この時上記のレシデ
ュａ。
ｂ又は（、ｄの交換が必要となる。
そして、該演算結果に対する最終レシデュを求める加算
ａ十ｂ＋ｃ＋ｄが、それぞれ分割された加算回路内のレ
シデュ加算回路（ＲＥＳ ＡＤＤ）５１’〜５４”にお
いて、４多重で実行される。この時はレシデュの部分加
算値ａ＋ｂ、又はｃ＋ｄの交換が必要となる。
ａ十ｂ＋ｃ＋ｄが、それぞれ分割された加算回路内のレ
シデュ加算回路（ＲＥＳ ＡＤＤ）５１’〜５４”にお
いて、４多重で実行される。この時はレシデュの部分加
算値ａ＋ｂ、又はｃ＋ｄの交換が必要となる。
該４多重で加算された最終レシデュａ＋ｂ＋ｃ＋ｄが、
それぞれの分割された加算回路内に設けられている比較
回路（ＧＯＭＰ）６１〜６４において、入力データＡ。
それぞれの分割された加算回路内に設けられている比較
回路（ＧＯＭＰ）６１〜６４において、入力データＡ。
Ｂから求められた、本加算結果に対するレシデュの期待
値ＩＮ ＲＥＳと、４多重で比較される。
値ＩＮ ＲＥＳと、４多重で比較される。
上記説明から明らかなように、４分割加算回路において
は、部分加算結果に対す２レシデユａ〜ｄに対して、ａ
＋ｂ、又はｃ＋ｄを行う所で、レシデュａ、 ｂ、又は
レシデュｃ、ｄの交換が実行され、ａ＋ｂ＋ｃ＋ｄを行
う所で、該レシデュの部分加算値ａ ＋ ｂ ＋又はｃ
＋ｄの交換が実行される。
は、部分加算結果に対す２レシデユａ〜ｄに対して、ａ
＋ｂ、又はｃ＋ｄを行う所で、レシデュａ、 ｂ、又は
レシデュｃ、ｄの交換が実行され、ａ＋ｂ＋ｃ＋ｄを行
う所で、該レシデュの部分加算値ａ ＋ ｂ ＋又はｃ
＋ｄの交換が実行される。
一般に、入力データを２’ （但し、ｎは１より大き
い整数）分割して、演算を行う方式において、レシデュ
チェックを行う場合、ｎ回のレシデュの部分加算結果の
交換が必要となる。
い整数）分割して、演算を行う方式において、レシデュ
チェックを行う場合、ｎ回のレシデュの部分加算結果の
交換が必要となる。
尚、本実施例においては、入力データを２分割。
４分割、一般には２ｎ （但し、ｎは１より大きい整
数）分割して演算を行う演算（ここでは、加算）方式を
例にして説明したが、本発明の主旨から考えて、上記指
数分割に限定されるものではなく、ｎ分割（但し、ｎは
１より大きい整数）して演算を行う演算方式にも適用で
きることは云う迄もないことである。
数）分割して演算を行う演算（ここでは、加算）方式を
例にして説明したが、本発明の主旨から考えて、上記指
数分割に限定されるものではなく、ｎ分割（但し、ｎは
１より大きい整数）して演算を行う演算方式にも適用で
きることは云う迄もないことである。
以上、詳細に説明したように、本発明のレシデュチェッ
ク回路は、入力データを２’ （ｎは１より大きい整
数）分割して、２ｎ個の演算回路で部分演算を行°う方
式において、該演・算に対するレシデュチェックを行う
のに、分割された各回路内に最終レシデュ迄求められる
レシデュ交換回路を含めるようにしたものであるので、
各分割された回路内で、個々に２ｎ多重によるレシデュ
チェックができると共に、２ｎ分割に伴うレピータビリ
ティの向上が図れる効果がある。
ク回路は、入力データを２’ （ｎは１より大きい整
数）分割して、２ｎ個の演算回路で部分演算を行°う方
式において、該演・算に対するレシデュチェックを行う
のに、分割された各回路内に最終レシデュ迄求められる
レシデュ交換回路を含めるようにしたものであるので、
各分割された回路内で、個々に２ｎ多重によるレシデュ
チェックができると共に、２ｎ分割に伴うレピータビリ
ティの向上が図れる効果がある。
第１図は２分割した加算回路に対する本発明の一実施例
をブロック図で、又４分割した加算回路におけるレシデ
ュチェック回路を模式的に示した図。 第２図は２分割した加算回路に対して、従来方式でレシ
デュチェックを行う場合の１例を示した図。 である。 図面において、 ■は入力データレジスタＡ。 ２は入力データレジスタＢ。 ３１．３２は部分加算器（＋）。 ４１〜４４はレシデュ生成回路（１？ｌＥｓ ＧＥＮ）
。 ５．５１〜５４はレシデュ加算回路（ＲＥＳ ＡＤＤ）
。 ５１”〜５４゛ はレシデュ加算回路（１？Ｅｓ ＡＤ
Ｄ）。 ６．６１〜６４は比較回路（ＧＯＭＰ） 。 ７Ｌ７２はレシデュ、生成回路（ＲＥＳ ＧＩＥＮ）。 ８はレシデュ加算回路（ＲＥＳ ＡＤＤ）。 ９は最終出力レジスタ。 Ａａ〜Ａｄ、 Ｂａ−Ｂｄは分割された入力データ。 Ｓ＾、ＳＢは部分加算器。 ａ ＋ ｂ ＋ Ｃ＋ ｄはレシデュ生成値。 ＩＮ ＲＥＳは入力データに対する最終レシデュ。 ＥＲＲ，ＥＲＲ＃１〜ＥＲ１）１）４はレシデュチェッ
クのエラー信号。 をそれぞれ示す。
をブロック図で、又４分割した加算回路におけるレシデ
ュチェック回路を模式的に示した図。 第２図は２分割した加算回路に対して、従来方式でレシ
デュチェックを行う場合の１例を示した図。 である。 図面において、 ■は入力データレジスタＡ。 ２は入力データレジスタＢ。 ３１．３２は部分加算器（＋）。 ４１〜４４はレシデュ生成回路（１？ｌＥｓ ＧＥＮ）
。 ５．５１〜５４はレシデュ加算回路（ＲＥＳ ＡＤＤ）
。 ５１”〜５４゛ はレシデュ加算回路（１？Ｅｓ ＡＤ
Ｄ）。 ６．６１〜６４は比較回路（ＧＯＭＰ） 。 ７Ｌ７２はレシデュ、生成回路（ＲＥＳ ＧＩＥＮ）。 ８はレシデュ加算回路（ＲＥＳ ＡＤＤ）。 ９は最終出力レジスタ。 Ａａ〜Ａｄ、 Ｂａ−Ｂｄは分割された入力データ。 Ｓ＾、ＳＢは部分加算器。 ａ ＋ ｂ ＋ Ｃ＋ ｄはレシデュ生成値。 ＩＮ ＲＥＳは入力データに対する最終レシデュ。 ＥＲＲ，ＥＲＲ＃１〜ＥＲ１）１）４はレシデュチェッ
クのエラー信号。 をそれぞれ示す。
Claims (2)
- （１）入力データを２＾ｎ（ｎは１より大きい整数）分
割して、２＾ｎ個の演算回路で部分演算を行い、それぞ
れの演算回路の出力を、当該分割位置に挿入することに
より、最終演算結果を得る２＾ｎ分割演算回路のレシデ
ュチェック方式において、該分割された各演算回路内に
、最終レシデュ迄求められるレシデュ交換回路を含めた
ことを特徴とするレシデュチェック回路。 - （２）上記レシデュ交換回路において、ｎ段目（ｎは正
の整数）のレシデュ交換回路で、２＾ｎ個のレシデュ部
分演算結果を交換するように構成したことを特徴とする
特許請求の範囲第１項に記載のレシデュチェック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135430A JPS6121534A (ja) | 1984-06-29 | 1984-06-29 | レシデユチエツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135430A JPS6121534A (ja) | 1984-06-29 | 1984-06-29 | レシデユチエツク回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6121534A true JPS6121534A (ja) | 1986-01-30 |
| JPS642973B2 JPS642973B2 (ja) | 1989-01-19 |
Family
ID=15151539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59135430A Granted JPS6121534A (ja) | 1984-06-29 | 1984-06-29 | レシデユチエツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6121534A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0251809A2 (en) * | 1986-07-03 | 1988-01-07 | Nec Corporation | Error detection carried out by the use of unused modulo-m code |
| JP2003026188A (ja) * | 2001-07-10 | 2003-01-29 | Tatsue Seiko Kk | 液体収納袋 |
-
1984
- 1984-06-29 JP JP59135430A patent/JPS6121534A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0251809A2 (en) * | 1986-07-03 | 1988-01-07 | Nec Corporation | Error detection carried out by the use of unused modulo-m code |
| JP2003026188A (ja) * | 2001-07-10 | 2003-01-29 | Tatsue Seiko Kk | 液体収納袋 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS642973B2 (ja) | 1989-01-19 |
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