SU377780A1 - УСТРОЙСТВО дл ОПРЕДЕЛЕНИЯ АДРЕСА ПОПРАВКИ - Google Patents
УСТРОЙСТВО дл ОПРЕДЕЛЕНИЯ АДРЕСА ПОПРАВКИInfo
- Publication number
- SU377780A1 SU377780A1 SU1430374A SU1430374A SU377780A1 SU 377780 A1 SU377780 A1 SU 377780A1 SU 1430374 A SU1430374 A SU 1430374A SU 1430374 A SU1430374 A SU 1430374A SU 377780 A1 SU377780 A1 SU 377780A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- comparison circuit
- output
- inputs
- correction
- amendments
- Prior art date
Links
Landscapes
- Hardware Redundancy (AREA)
Description
1
Изобретение относитс к вычислительной технике и может быть использовано при построении надежных ЦВМ, функционирующих в системе вычетов.
Известны устройства дл определени адреса поправки корректора, функционирующего в системе вычетов, содержащее преобразователь из системы вычетов в позиционную систему со сменным набором оснований (ПСС), узел сверки и схему сравнени . Шины информационных вычетов корректирующего кода подключены к входам преобразовател , выходы которого св заны с входами схемы свертки . Выходы схемы свертки подключены к суммирующим входам схемы сравнени , на вычитающие входы которой поданы щины контрольных вычетов корректирующего кода. Выход схемы сравнени вл етс выходом устройства определени адреса поправки.
В известном устройстве вводитс информационна избыточность, характеризуема соотнощением:
P йf J 2Pn-lP„,(1)
гдеPk - произведение всех контрольных модулей;
Phj - значение /-го контрольного модул ;
q - количество контрольных модулей;
Рп-1-Рп - произведение двух наибольщих информационных модулей .
Така избыточность позвол ет по результату , получаемому на выходе схемы сравнени , однозначно определить адрес поправки. Однако это приводит к больщим затратам избыточного оборудовани , вводимого в цел х коррекции .
Попытка уменьшить информационную избыточность корректирующего кода и соответствующую избыточность оборудовани ЦВМ, предназначенного дл хранени и обработки контрольных вычетов, приводит к по влению ошибок, оказывающихс неразличимыми по результату, получаемому на выходе схемы сравнени .
Можно показать, что при уменьшении избыточности вплоть до выполнени требовани
Р,Рп-гР„(2)
каждому вектору коррекции соответствует не более двух (ЛЛ,, ДЛг) ошибок. Причем, если , то при выполнении дл искаженного числа А соотношени ( имеет место ошибка ДЛ;. В противном случае ошибка равна ДЛj.
Корректирующие возможности, таким образом , могут быть сохранены за счет введени дополнительного анализа соответствующих значений возможной ощибки и искаженного числа.
Предлагаемое устройство реализует эту идею и отличаетс тем, что содержит посто нное запоминающее устройство ощибок и вторую схему сравнени , входы которой соединены соответственно с выходами преобразовател информационной части числа и посто нного запоминающего устройства ощибок, вход которого соединен с выходом первой схемы сравнени .
За счет введени достаточно простых дополнительных цепей в устройстве коррекции обеспечиваетс уменьщение объема оборудовани в запоминающем и операционном устройствах вычислительной мащины, а также в узлах свертки и сравнени самого корректирующего устройства. Так, например, при переходе от (1) к (2) за счет уменьщени одного из контрольных модулей в два раза объем оборудовани оперативного запоминающего и операционного устройств, оперирующих с двоично-кодированными вычетами, уменьщаетс на один двоичный разр д, а число конъюктивных элементов в узлах, построенных на квадратных матричных схемах, - в четыре раза.
На чертеже приведена блок-схема устройства .
Она содержит входы / устройства дл информационных вычетов корректирующего кода; входы 2 устройства дл контрольных вычетов корректирующего кода; преобразователь 3 информационной части числа из системы вычетов в позиционную систему счислени ; узел свертки 4 позиционного кода по контрольным модул м; схемы сравнени 5 и 6; посто нное запоминающее устройство ПЗУ 7 и выходы S устройства.
Выходы преобразовател 3 св заны с входами узла свертки 4 и первой группой входов схемы сравнени 6, выходы узла свертки 4 подключены к суммирующим входам схемы сравнени вычетов, выход схемы сравнени 5
св зан с входом ПЗУ 7, Явл ющимс односторонним накопителем ощибок неразличимых по результату, получаемому на выходе схемы сравнени 5. Выходы ПЗУ 7 подключены ко 5 второй группе входов схемы сравнени 6.
Информационные вычеты корректирующего кода, поступающие на вход /, преобразуютс в преобразователе 3 в позиционный код. Последовательно получаемые позиционные разр ды подаютс на вход узла свертки 4, где с учетом весов происходит их суммирование по каждому из контрольных модулей. Из окончательного результата свертки на схеме сравнени 5 вычитаютс соответствующие значени контрольных вычетов, поступающих на вход 2. В том случае, когда результату на выходе схемы сравнени 5 соответствует лищь одно значение ощибки, в ПЗУ 7 не найдетс соответствующей константы сравнени , и процедура формировани адреса поправки на этом заканчиваетс . В противном случае (результату на выходе схемы сравнени 5 соответствует два значени ощибки) из ПЗУ 7 извлекаетс одна из двух неразличимых ощи5 бок и выполн етс ее сравнение (в схеме сравнени 6) с искаженным числом. Сигнал на выходе схемы сравнени 6 устран ет неоднозначность адреса поправки, формируемого на выходе схемы сравнени 5.
Предмет изобретени
Устройство дл определени адреса поправки корректора цифровой вычислительной мащины , функционирующей в системе вычетов,
5 содержащее преобразователь информационной части числа, схему свертки, выход которой соединен с одним входом схемы сравнени , другой вход которой соединен с щиной контрольной части кода, отличающеес тем,
0 что, с целью сокращени оборудовани , оно содержит посто нное запоминающее устройство ощибок и вторую схему сравнени , входы которой соединены соответственно с выходами преобразовател информационной части числа и посто нного запоминающего устройства ощибок, вход которого соединен с выходом первой схемы сравнени .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1430374A SU377780A1 (ru) | 1970-04-18 | 1970-04-18 | УСТРОЙСТВО дл ОПРЕДЕЛЕНИЯ АДРЕСА ПОПРАВКИ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1430374A SU377780A1 (ru) | 1970-04-18 | 1970-04-18 | УСТРОЙСТВО дл ОПРЕДЕЛЕНИЯ АДРЕСА ПОПРАВКИ |
Publications (1)
Publication Number | Publication Date |
---|---|
SU377780A1 true SU377780A1 (ru) | 1973-04-17 |
Family
ID=20452163
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1430374A SU377780A1 (ru) | 1970-04-18 | 1970-04-18 | УСТРОЙСТВО дл ОПРЕДЕЛЕНИЯ АДРЕСА ПОПРАВКИ |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU377780A1 (ru) |
-
1970
- 1970-04-18 SU SU1430374A patent/SU377780A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5508951A (en) | Arithmetic apparatus with overflow correction means | |
JP2930611B2 (ja) | 自己較正a―dおよびd―a変換器の補正値の決定方法および装置 | |
SU377780A1 (ru) | УСТРОЙСТВО дл ОПРЕДЕЛЕНИЯ АДРЕСА ПОПРАВКИ | |
JPH04215332A (ja) | データ転送エラー検出装置及びその方法 | |
JPH0345020A (ja) | 巡回符号処理回路 | |
US3697733A (en) | High speed direct binary to binary coded decimal converter and scaler | |
US4197587A (en) | Correction circuit for arithmetic operations with non-hexadecimal operands in hexadecimal arithmetic units | |
EP0152974B1 (en) | Arrangement for checking the parity bit-containing bit groups | |
SU693369A1 (ru) | Последовательный двоично-дес тичный сумматор-вычитатель | |
SU1541628A1 (ru) | Управл ющий процессор | |
JP3137131B2 (ja) | 浮動小数点乗算器及び乗算方法 | |
SU1103225A1 (ru) | Устройство дл вычислени элементарных функций | |
SU1667077A1 (ru) | Устройство дл делени | |
SU1051533A2 (ru) | Сумматор в коде "м из N | |
SU1363192A1 (ru) | Суммирующе-вычитающее устройство | |
SU796846A1 (ru) | Устройство дл обнаружени и исправлени ОшибОК АРифМЕТичЕСКиХ ОпЕРАций ВСиСТЕМЕ ОСТАТОчНыХ КлАССОВ | |
SU767763A1 (ru) | Сумматор с функциональной зависимостью сумм от переносов и с контролем по четности | |
SU1280620A1 (ru) | Веро тностный распределитель импульсов | |
SU842820A1 (ru) | Устройство дл исправлени ошибокВ СиСТЕМЕ ОСТАТОчНыХ КлАССОВ | |
SU474804A1 (ru) | Сумматор с параллельным переносом | |
SU1216777A1 (ru) | Устройство дл формировани интегральных характеристик модул рного кода | |
SU555538A1 (ru) | Резервированное триггерное устройство | |
SU862143A1 (ru) | Устройство дл обнаружени и исправлени ошибок в системе остаточных классов | |
SU1442984A1 (ru) | Устройство дл вычислени элементарных функций табличным методом | |
JPS6174073A (ja) | パタ−ン照合装置 |