JPS61209482A - Ｃｒｔ制御装置 - Google Patents
Ｃｒｔ制御装置Info
- Publication number
- JPS61209482A JPS61209482A JP60048390A JP4839085A JPS61209482A JP S61209482 A JPS61209482 A JP S61209482A JP 60048390 A JP60048390 A JP 60048390A JP 4839085 A JP4839085 A JP 4839085A JP S61209482 A JPS61209482 A JP S61209482A
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- JP
- Japan
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- screen
- display
- ram
- data
- circuit
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- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数のＣＲＴ表示用画面ＲＡＭを有し複数の
絵を独立に動画表示できるＣＲＴ表示装置に関する。
絵を独立に動画表示できるＣＲＴ表示装置に関する。
複数の絵を独立に動画表示する場合、一般には複数のグ
ラフィックディスプレイコントローラ（以下、ＧＤＣと
略す）およびそれに付随する画面ＲＡＭ等を使用し、ビ
デオ信号（ドツト表示に対応したシリアルデータ）で重
ね合せておこなうことが多い。
ラフィックディスプレイコントローラ（以下、ＧＤＣと
略す）およびそれに付随する画面ＲＡＭ等を使用し、ビ
デオ信号（ドツト表示に対応したシリアルデータ）で重
ね合せておこなうことが多い。
第７図は、このようなＣＲＴ表示装置の従来例のブロッ
ク図で、 ｃｐｕｉの制御のもとにＧＤＣ２，５によっ
て画面ＲＡＭ３．８のデータを取り出しＰ／Ｓ変換回路
４．７によりこれらをパラレル／シリアル変換し、合成
回路１１で重ね合せてビデオ信号を得ている。これによ
って、複数の画面を互いに独立に画面上で動かす（動画
表示）ことが容易になる。
ク図で、 ｃｐｕｉの制御のもとにＧＤＣ２，５によっ
て画面ＲＡＭ３．８のデータを取り出しＰ／Ｓ変換回路
４．７によりこれらをパラレル／シリアル変換し、合成
回路１１で重ね合せてビデオ信号を得ている。これによ
って、複数の画面を互いに独立に画面上で動かす（動画
表示）ことが容易になる。
しかし、互いの絵が干渉する部分の一方の絵を消去した
りする場合、個々のＧＤＣで干渉のチェックをおこなう
ことは不可能で上位のＣＰＵでやらざるを得ない、つま
り上位のＣＰＵで、計算により互いの絵の形状から干渉
部分の形状を算出しなければならない、そのため、上位
ＣＰＵに対し、大きな負荷となる。また、上位ＣＰＵで
計算できたとしても、一方の絵を消去するためには、Ｃ
ＰＵからＧＯＯに描写コマンドやパラメータを与え、
ＧＤＣに描写させる手順が必要となる。そのため処理速
度は非常に遅くなる。
りする場合、個々のＧＤＣで干渉のチェックをおこなう
ことは不可能で上位のＣＰＵでやらざるを得ない、つま
り上位のＣＰＵで、計算により互いの絵の形状から干渉
部分の形状を算出しなければならない、そのため、上位
ＣＰＵに対し、大きな負荷となる。また、上位ＣＰＵで
計算できたとしても、一方の絵を消去するためには、Ｃ
ＰＵからＧＯＯに描写コマンドやパラメータを与え、
ＧＤＣに描写させる手順が必要となる。そのため処理速
度は非常に遅くなる。
本発明の目的は、上位ＣＰＵとＧＤＣの負荷を軽減し、
画面修正（干渉部分の消去や他方の絵のコピー等）の処
理速度の向上を図ったＣＲＴ表示装置を提供することで
ある。
画面修正（干渉部分の消去や他方の絵のコピー等）の処
理速度の向上を図ったＣＲＴ表示装置を提供することで
ある。
Ｃ問題点を解決するための手段〕
本発明は１画面ＲＡＭから読出された表示用データに対
して各種論理演算を行ない、この論理演算で修正された
表示用データを次の表示サイクルで画面ＲＡＭへ再書込
みすることにより（１）複数の画面のＷいに干渉する部
分を削除したり、コピーすること、（２）画面ＲＡＭを
クリアすること、（３）ネカの表示をすること（４）他
方の絵をコピーすること等をＣＰＵおよびＧＤＣの大き
な負荷なしに、かつ１画面表示サイクルという短時間で
行なうことができるようにしたものである。
して各種論理演算を行ない、この論理演算で修正された
表示用データを次の表示サイクルで画面ＲＡＭへ再書込
みすることにより（１）複数の画面のＷいに干渉する部
分を削除したり、コピーすること、（２）画面ＲＡＭを
クリアすること、（３）ネカの表示をすること（４）他
方の絵をコピーすること等をＣＰＵおよびＧＤＣの大き
な負荷なしに、かつ１画面表示サイクルという短時間で
行なうことができるようにしたものである。
すなわち、本発明のＣＲＴ表示装置は、画面ＲＡＭから
読出された表示用データに対して予め指定された論理演
算を行なう回路と、少なくとも１つの画面ＲＡＭに対し
て設けられ、該画面ＲＡＭの表示アドレスを１表示サイ
クル遅延させる回路および前記論理演算で修正された表
示用データを表示サイクル毎に遂次画面ＲＡＭへ再書込
みする回路を備えたことを特徴とする。
読出された表示用データに対して予め指定された論理演
算を行なう回路と、少なくとも１つの画面ＲＡＭに対し
て設けられ、該画面ＲＡＭの表示アドレスを１表示サイ
クル遅延させる回路および前記論理演算で修正された表
示用データを表示サイクル毎に遂次画面ＲＡＭへ再書込
みする回路を備えたことを特徴とする。
本発明の実施例について図面を参照して説明する。
第１図は本発明によるＣＲＴ表示装置の一実施例のブロ
ック図である壷 本実施例はＧＤＣを２つ使用して２種の絵（以下、へ画
面、８画面と称す）を合成して表示するものである。第
２図（１）、（２）、（３）はその表示例で、Ａ画面、
８画面を合成表示し、８画面を動画表示して、へ画面の
干渉部分（第２図（３）のＣ部分）を削除している例で
ある。
ック図である壷 本実施例はＧＤＣを２つ使用して２種の絵（以下、へ画
面、８画面と称す）を合成して表示するものである。第
２図（１）、（２）、（３）はその表示例で、Ａ画面、
８画面を合成表示し、８画面を動画表示して、へ画面の
干渉部分（第２図（３）のＣ部分）を削除している例で
ある。
合成回路１０はＰ／Ｓ変換＠４ 、７からＡ画面データ
、８画面データをそれぞれ入力し、次表に示すような論
理演算を行なってへ画面修正データ、８画面修正データ
およびＣＲＴ表示用のビデオ信号を作り出す、これによ
り、画面の削除やコピー等、種々の動作を行なうことが
可能となる。 Ｓ／Ｐ変換器８．９はそれぞれＡ画面修
正データ、８画面修正データをシリアル／パラレル変換
して画面ＲＡＮ３．ｉｌｌに入力する。
、８画面データをそれぞれ入力し、次表に示すような論
理演算を行なってへ画面修正データ、８画面修正データ
およびＣＲＴ表示用のビデオ信号を作り出す、これによ
り、画面の削除やコピー等、種々の動作を行なうことが
可能となる。 Ｓ／Ｐ変換器８．９はそれぞれＡ画面修
正データ、８画面修正データをシリアル／パラレル変換
して画面ＲＡＮ３．ｉｌｌに入力する。
第３［？Ｊは第１図の画面ＲＡＭ３、Ｐ／Ｓ変換器４、
画面ＲＡＭ６． Ｐ／Ｓ変換器７、Ｓ／Ｐ変換器８，９
、合成回路ＩＯの部分の詳細ブロック図である。回路２
０はＡ画面に対応し、回路３０は８画面に対応する。回
路３０内の各回路３１．３２．・・・、３９はそれぞれ
回路２０内の各回路２１．２２．・・・、３９に対応し
、回路２０と回路３０は全く同じ構成であるので、以下
、回路２０についてのみ説明する。
画面ＲＡＭ６． Ｐ／Ｓ変換器７、Ｓ／Ｐ変換器８，９
、合成回路ＩＯの部分の詳細ブロック図である。回路２
０はＡ画面に対応し、回路３０は８画面に対応する。回
路３０内の各回路３１．３２．・・・、３９はそれぞれ
回路２０内の各回路２１．２２．・・・、３９に対応し
、回路２０と回路３０は全く同じ構成であるので、以下
、回路２０についてのみ説明する。
タイミング発生回路２３は表示のためのドツトクロック
信号ｄｏｔｃｋ 、行アドレスのストローブ信号ｎ訂、
列アドレスのストローブ信号ＣＡＳ１．画面ＲＡＭ２７
（本実施例ではＤＲＡＭ）への書込み信号１１１ＲＩ、
出力イネーブル信号ＯＣ１〜ＯＣ５，アドレスラッチの
制御信号ＬＴＩ 、表示データのＰ／Ｓ変換器４へのロ
ード信号ＬＤＩ 、 Ｓ／Ｐ変換器８からのデータをラ
ッチする制御信号ＬＴ２を出力する。アドレスラッチ回
路２１および２３は画面ＲＡＭ２７の行アドレスをラッ
チする。アドレスラッチ回路２２および２４は画面ＲＡ
Ｍ２７の列アドレスをラッチする。アドレスラッチ回路
２５および２６はそれぞれアドレスラッチ回路２３．２
４のラッチアドレスを１表示期間遅れてラッチする。こ
れはＡ画面修正データを次の表示サイクルで画面ＲＡＭ
２７へ書込むためである。Ｐ／Ｓ変換器４は画面ＲＡＭ
２？から読出された表示用データをロード信号ＬＤＩの
タイミングで入力し、ドツトクロツタｄｏｔｃｋのタイ
ミングでシリアルデータ形式で合成回路１０に出力する
。 Ｓ／Ｐ変換器８は合成回路１０で修正されたシリア
ルなＡ画面修正データをドツトクロックｄｏｔｃｋのタ
イミングで入力し、パラレルデータ形式で出力する。ラ
ッチ回路２８はＳ／Ｐ変換器８から出力されたパラレル
なＡ画面修正データをラッチし、出力イネーブル信号Ｏ
Ｃ５のタイミングで画面ＲＡＭ２？へ再書込みする。
信号ｄｏｔｃｋ 、行アドレスのストローブ信号ｎ訂、
列アドレスのストローブ信号ＣＡＳ１．画面ＲＡＭ２７
（本実施例ではＤＲＡＭ）への書込み信号１１１ＲＩ、
出力イネーブル信号ＯＣ１〜ＯＣ５，アドレスラッチの
制御信号ＬＴＩ 、表示データのＰ／Ｓ変換器４へのロ
ード信号ＬＤＩ 、 Ｓ／Ｐ変換器８からのデータをラ
ッチする制御信号ＬＴ２を出力する。アドレスラッチ回
路２１および２３は画面ＲＡＭ２７の行アドレスをラッ
チする。アドレスラッチ回路２２および２４は画面ＲＡ
Ｍ２７の列アドレスをラッチする。アドレスラッチ回路
２５および２６はそれぞれアドレスラッチ回路２３．２
４のラッチアドレスを１表示期間遅れてラッチする。こ
れはＡ画面修正データを次の表示サイクルで画面ＲＡＭ
２７へ書込むためである。Ｐ／Ｓ変換器４は画面ＲＡＭ
２？から読出された表示用データをロード信号ＬＤＩの
タイミングで入力し、ドツトクロツタｄｏｔｃｋのタイ
ミングでシリアルデータ形式で合成回路１０に出力する
。 Ｓ／Ｐ変換器８は合成回路１０で修正されたシリア
ルなＡ画面修正データをドツトクロックｄｏｔｃｋのタ
イミングで入力し、パラレルデータ形式で出力する。ラ
ッチ回路２８はＳ／Ｐ変換器８から出力されたパラレル
なＡ画面修正データをラッチし、出力イネーブル信号Ｏ
Ｃ５のタイミングで画面ＲＡＭ２？へ再書込みする。
次に、本実施例における表示サイクルでの一連の動作に
ついて第４図のタイムチャートを参照して説明する。こ
こでは、ＧＤＣ２からの描画や画面ＲＡＭ２７のリフレ
ッシュは表示期間以外のときに行なわれるので省略する
。
ついて第４図のタイムチャートを参照して説明する。こ
こでは、ＧＤＣ２からの描画や画面ＲＡＭ２７のリフレ
ッシュは表示期間以外のときに行なわれるので省略する
。
表示サイクル（画面ＲＡＭ２７へ表示データ読出しサイ
クル）Ｔ＋のはじめで表示アドレス（行アド１／ス 列
アドレス）がＧＤＣ２から出力され、アドレヌラッチ回
路２１．２：）、 ２３．２４に制御信号ＬＴＩのタイ
ミングでラッチされる。出力イネーブル信号ＯＣＩ と
ＯＣ２のタイミングでこれら行アドレス、列アドレスが
画面ＲＡＭ２？に入力され、表示データが画面ＲＡＭ２
７より出力されるとロード信号ＬＤＩによりＰ／Ｓ変換
器４にラッチされる（区間Ｔ２）、これと同１１νに前
回の読出しイサイクルＴ１によりＰ／Ｓ変換器４からシ
フト出力され１合成回路１０で修ＩＦされたデータがＳ
／Ｐ変換器８にシフト入力されているので、これが制御
信号ＬＴ２によりデータランチ回路２８にラッチされる
。データラッチ回路２８にう・ソチされたデータは、出
力イネーブル信号ＯＣ３とＯＣ４により画面ＲＡＭ２７
へ前回の行アドレス、列アドレスが入力されると、修正
データとして再度書込まれる（区間Ｔ４）、これらと同
時に先にＰ／Ｓ変換器４にラッチされた表示データはド
ツトクロックｄｏｔｃｋにより１ビツトずつシフトされ
、合成回路１ｏで適当な論理演算（この論理演算の種類
はｃｐｕｘにより制御される）をされて修正され、やは
りドツトクロックｄｏｔｃｋによりＳ／Ｐ変換器８ヘシ
フト入力され続ける。
クル）Ｔ＋のはじめで表示アドレス（行アド１／ス 列
アドレス）がＧＤＣ２から出力され、アドレヌラッチ回
路２１．２：）、 ２３．２４に制御信号ＬＴＩのタイ
ミングでラッチされる。出力イネーブル信号ＯＣＩ と
ＯＣ２のタイミングでこれら行アドレス、列アドレスが
画面ＲＡＭ２？に入力され、表示データが画面ＲＡＭ２
７より出力されるとロード信号ＬＤＩによりＰ／Ｓ変換
器４にラッチされる（区間Ｔ２）、これと同１１νに前
回の読出しイサイクルＴ１によりＰ／Ｓ変換器４からシ
フト出力され１合成回路１０で修ＩＦされたデータがＳ
／Ｐ変換器８にシフト入力されているので、これが制御
信号ＬＴ２によりデータランチ回路２８にラッチされる
。データラッチ回路２８にう・ソチされたデータは、出
力イネーブル信号ＯＣ３とＯＣ４により画面ＲＡＭ２７
へ前回の行アドレス、列アドレスが入力されると、修正
データとして再度書込まれる（区間Ｔ４）、これらと同
時に先にＰ／Ｓ変換器４にラッチされた表示データはド
ツトクロックｄｏｔｃｋにより１ビツトずつシフトされ
、合成回路１ｏで適当な論理演算（この論理演算の種類
はｃｐｕｘにより制御される）をされて修正され、やは
りドツトクロックｄｏｔｃｋによりＳ／Ｐ変換器８ヘシ
フト入力され続ける。
以上で１表示サイクルが終了し、以後これが繰返される
。すなわち、１画面表示時間で画面ＲＡＭ２７の表示エ
リアの全アドレスに対しデータの修正が完了する。
。すなわち、１画面表示時間で画面ＲＡＭ２７の表示エ
リアの全アドレスに対しデータの修正が完了する。
以北、へ画面について述べたが、３画面の動作について
も同様にして行なわれる。
も同様にして行なわれる。
本実施例は、１） １画面表示期間で全画面の修正（
干渉部分の削除や他の画面のコピー）が完了する、２）
ＣＰＵＩの負荷は全くない、３）論理演算を可変に
することにより、削除やコピーあるいはネガの表示やネ
ガとの干渉による削除やコピーが可能であるという効果
を有する。
干渉部分の削除や他の画面のコピー）が完了する、２）
ＣＰＵＩの負荷は全くない、３）論理演算を可変に
することにより、削除やコピーあるいはネガの表示やネ
ガとの干渉による削除やコピーが可能であるという効果
を有する。
第５図は本発明によるＣＲＴ表示装置の他の実施例のブ
ロック図で、第１図の実施例においてＡ画面のＧＤＣ２
を除いて、ＣＰＵＩから直接画面ＲＡＭ（デュアルボー
） ＲＡＭ） ３へ書込み、読出しを行なうようにした
ものである。これにより次のような動作が可能となる。
ロック図で、第１図の実施例においてＡ画面のＧＤＣ２
を除いて、ＣＰＵＩから直接画面ＲＡＭ（デュアルボー
） ＲＡＭ） ３へ書込み、読出しを行なうようにした
ものである。これにより次のような動作が可能となる。
（１） ＣＰｔ１ｌにより直接画面データを作成し、Ｇ
ＤＣで描画することなく、ＧＤＣの画面ＲＡＭへコピー
または干渉部分の削除ができる。
ＤＣで描画することなく、ＧＤＣの画面ＲＡＭへコピー
または干渉部分の削除ができる。
（２）また、逆にＧＤＣの画面ＲＡＭをデュアルポート
ＲＡＭ３ヘコピーすることにより、ＧＤＣによる描画さ
れたデータを直接読むことができる。
ＲＡＭ３ヘコピーすることにより、ＧＤＣによる描画さ
れたデータを直接読むことができる。
第６図は・本発明によるＣＲＴ表示装置のさらに他の実
施例のブロック図で、これはビデオカメラ１１による画
像ＲＡＭとＧＤＣによる画面ＲＡＭに本発明を適用した
例である。これにより以下のことが可能となる。
施例のブロック図で、これはビデオカメラ１１による画
像ＲＡＭとＧＤＣによる画面ＲＡＭに本発明を適用した
例である。これにより以下のことが可能となる。
（１）ビデオカメラによる画像か簡単にＧＤＣの画面Ｒ
ＡＭへコピーできる。
ＡＭへコピーできる。
（２）ビデオカメラによる画像データにより、ＧＤＣの
画面ＲＡＭデータを修正できる。
画面ＲＡＭデータを修正できる。
以上説明したように本発明は、画面ＲＡＭから読出され
た表示用データに対して各種論理演算を行ない、この論
理演算で修正された表示用データを次の表示サイクルで
画面ＲＡＭへ再書込みすることにより（１）複数の画面
の互いに干渉する部分を削除したり、コピーすること、
（２）画面ＲＡＭをクリアすること、（３）ネガの表示
をすること、（４）他方の絵をコピーすることをＣＰＵ
およびＧＤＣの負荷なしに、かつ１画面表示サイクルと
いう短時間で行なうことができる。
た表示用データに対して各種論理演算を行ない、この論
理演算で修正された表示用データを次の表示サイクルで
画面ＲＡＭへ再書込みすることにより（１）複数の画面
の互いに干渉する部分を削除したり、コピーすること、
（２）画面ＲＡＭをクリアすること、（３）ネガの表示
をすること、（４）他方の絵をコピーすることをＣＰＵ
およびＧＤＣの負荷なしに、かつ１画面表示サイクルと
いう短時間で行なうことができる。
第１図は本発明によるＣＲＴ表示装置の一実施例のブａ
＋７り図、第２図（１）、（２）、（３）はＣＲＴ画
面の表示例を示す図、第３図は第１図の画面ＲＡＭ３．
８の周辺の回路図、第４図は第１図のＣＲＴ表示装置の
タイムチャート、第５図、第６図は本発明によるＯＲ丁
表示装置の他の実施例のブロック図、第７図はＣＲＴ表
示装置の従来例のブロック図である。 １：ＣＰＵ、 ２，５：ＧＤＣ１４，７：Ｐ／
Ｓ変換器、 ８．１３：Ｓ／Ｐ変換器、ｌＯ二合成回路
、 ｌｌ：ビデオカメラ、１２：ディジタイザ、 ２１〜２８．３１〜３８ニアドレスラッチ回路、２７．
３７：画面ＲＡＭ、 第５図 第６図
＋７り図、第２図（１）、（２）、（３）はＣＲＴ画
面の表示例を示す図、第３図は第１図の画面ＲＡＭ３．
８の周辺の回路図、第４図は第１図のＣＲＴ表示装置の
タイムチャート、第５図、第６図は本発明によるＯＲ丁
表示装置の他の実施例のブロック図、第７図はＣＲＴ表
示装置の従来例のブロック図である。 １：ＣＰＵ、 ２，５：ＧＤＣ１４，７：Ｐ／
Ｓ変換器、 ８．１３：Ｓ／Ｐ変換器、ｌＯ二合成回路
、 ｌｌ：ビデオカメラ、１２：ディジタイザ、 ２１〜２８．３１〜３８ニアドレスラッチ回路、２７．
３７：画面ＲＡＭ、 第５図 第６図
Claims (4)
- （１）複数のＣＲＴ表示用画面ＲＡＭを有するＣＲＴ表
示装置において、 画面ＲＡＭから読出された表示用データに対して予め指
定された論理演算を行なう回路と、 少なくとも１つの両面ＲＡＭに対して設けられ、該画面
ＲＡＭの表示アドレスを１表示サイクル遅延させる回路
および前記論理演算で修正された表示用データを表示サ
イクル毎に遂次該画面ＲＡＭへ再書込みする回路を備え
たことを特徴とするＣＲＴ表示装置。 - （２）前記画面ＲＡＭはいずれもグラフィックディスプ
レイコントローラによって制御される特許請求の範囲第
１項記載のＣＲＴ表示装置。 - （３）前記画面ＲＡＭの一部はＣＰＵによって直接、制
御される特許請求の範囲第１項記載のＣＲＴ表示装置。 - （４）前記画面ＲＡＭの一部はそのデータがビデオカメ
ラによる画像をディジタイザを介して入力されるもので
ある特許請求の範囲第１項記載のＣＲＴ表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60048390A JPS61209482A (ja) | 1985-03-13 | 1985-03-13 | Ｃｒｔ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60048390A JPS61209482A (ja) | 1985-03-13 | 1985-03-13 | Ｃｒｔ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61209482A true JPS61209482A (ja) | 1986-09-17 |
Family
ID=12801963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60048390A Pending JPS61209482A (ja) | 1985-03-13 | 1985-03-13 | Ｃｒｔ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61209482A (ja) |
-
1985
- 1985-03-13 JP JP60048390A patent/JPS61209482A/ja active Pending
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