JPS61206343A - ワ−ド同期式時分割多重スロツトアクセス方式 - Google Patents
ワ−ド同期式時分割多重スロツトアクセス方式Info
- Publication number
- JPS61206343A JPS61206343A JP4799985A JP4799985A JPS61206343A JP S61206343 A JPS61206343 A JP S61206343A JP 4799985 A JP4799985 A JP 4799985A JP 4799985 A JP4799985 A JP 4799985A JP S61206343 A JPS61206343 A JP S61206343A
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- JP
- Japan
- Prior art keywords
- frame
- word
- circuit
- length
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＬＡＮ等に使用する、親局がクロックを発生
し、子局はこのクロックに同期して動作するクロック同
期式のループ型ネットワークの、時分割多重（Ｔ Ｄ
Ｍ）スロットアクセス方式の改良に関する。
し、子局はこのクロックに同期して動作するクロック同
期式のループ型ネットワークの、時分割多重（Ｔ Ｄ
Ｍ）スロットアクセス方式の改良に関する。
ループ型ネットワークの基本構成を示すと第４図の如く
であり、親局１０と子局１１〜１５間は＃０系及び＃１
系にて２重化された伝送路で接続されており、システム
立ち上げ時にどちらかの系を選択しており、親局１ｏか
らクロックを発生し、子局１１〜１５はこのクロックに
同期して動作を行う。
であり、親局１０と子局１１〜１５間は＃０系及び＃１
系にて２重化された伝送路で接続されており、システム
立ち上げ時にどちらかの系を選択しており、親局１ｏか
らクロックを発生し、子局１１〜１５はこのクロックに
同期して動作を行う。
又親局１０．子局１１〜１５には各々端末１゜−１〜１
５−１．１０−２〜１５−２が接続されており、各端末
間で通信を行う。
５−１．１０−２〜１５−２が接続されており、各端末
間で通信を行う。
この通信は、フレーム内の所定のタイムスロット（ワー
ド）を使用して行うが、これは同期している必要がある
。
ド）を使用して行うが、これは同期している必要がある
。
しかしネットワークループ長は、第５図に示す如くフレ
ームの電気長（以下フレーム長と称す）の整数倍（Ｎ倍
）にはならないことがあるので、イに示す、フレーム長
より短いディレィ部分が残り、この侭では同期は取れな
いので、この半端なディレィ部分を等価的に半端でない
ように吸収する碗・要がある。
ームの電気長（以下フレーム長と称す）の整数倍（Ｎ倍
）にはならないことがあるので、イに示す、フレーム長
より短いディレィ部分が残り、この侭では同期は取れな
いので、この半端なディレィ部分を等価的に半端でない
ように吸収する碗・要がある。
この吸収する方法としては、回路規模が小さくて処理出
来ることが望ましい。
来ることが望ましい。
尚第５図の１−Ｎはフレームを示している。
第６図は従来例の親局の構成を示すブロック図、第７図
は第６図の受信回路の詳細を示すブロック図である。
は第６図の受信回路の詳細を示すブロック図である。
図中２０は受信回路、２１はフレームバッファメモリ、
２２は直並列変換器、２３は送信回路、２４は並直列変
換器、２５は基準クロック発生器、２６はフレームパタ
ーン発生回路、２７はクロック抽出回路、２８はワード
同期回路、２９はフレーム同期回路、３０はタイムスロ
ットカウンタを示す。
２２は直並列変換器、２３は送信回路、２４は並直列変
換器、２５は基準クロック発生器、２６はフレームパタ
ーン発生回路、２７はクロック抽出回路、２８はワード
同期回路、２９はフレーム同期回路、３０はタイムスロ
ットカウンタを示す。
動作を説明すると、送信回路２３は基準クロック発生器
２５よりのクロック入力に従って常時一定のビット長を
有するワードデータを構成し送信を行う。
２５よりのクロック入力に従って常時一定のビット長を
有するワードデータを構成し送信を行う。
フレームパターン発生回路２６では、システム立ち上げ
時送信要求を行い、フレームの先頭であることを一意的
に示すフレームパターンを発生し、フレームの先頭位置
に挿入する。
時送信要求を行い、フレームの先頭であることを一意的
に示すフレームパターンを発生し、フレームの先頭位置
に挿入する。
受信回路２０は、第７図に示す如き回路構成であり、受
信データより、クロック抽出回路２７によりクロックを
抽出し、この抽出されたクロックをワード同期回路２８
．フレーム同期回路２９に送り、ワード同期回路２８に
てはワード同期をとり、ワードの先頭を示す信号をタイ
ムスロットカウンタ３０のセット端子に送りセットする
と共にフレーム同期回路２９に送り、ここでフレーム同
期をとり、フレームの信号をタイムスロットカウンタ３
０のリセット端子に入力させ、リセットさす。
信データより、クロック抽出回路２７によりクロックを
抽出し、この抽出されたクロックをワード同期回路２８
．フレーム同期回路２９に送り、ワード同期回路２８に
てはワード同期をとり、ワードの先頭を示す信号をタイ
ムスロットカウンタ３０のセット端子に送りセットする
と共にフレーム同期回路２９に送り、ここでフレーム同
期をとり、フレームの信号をタイムスロットカウンタ３
０のリセット端子に入力させ、リセットさす。
タイムスロットカウンタ３０の出力はタイムスロットカ
ウンタクロックとして、端末に送られ、端末では、この
信号により、割当られたタイムスロット（ワード）を識
別し、受信データを受は取る。又逆に送るべきデータが
ある場合には、上記タイムスロットカウンタクロツタに
より、割当られたタイムスロットによる送信タイミング
を識別し、第６図の並直列変換器２４を介して送信回路
２３に送ると同時に送信要求を出し、送信回路２３より
送信させる。
ウンタクロックとして、端末に送られ、端末では、この
信号により、割当られたタイムスロット（ワード）を識
別し、受信データを受は取る。又逆に送るべきデータが
ある場合には、上記タイムスロットカウンタクロツタに
より、割当られたタイムスロットによる送信タイミング
を識別し、第６図の並直列変換器２４を介して送信回路
２３に送ると同時に送信要求を出し、送信回路２３より
送信させる。
尚受信データは、第６図のフレームバッファメモリ２１
に送られ、第５図のフレーム長より短いディレィ部分イ
を正規のフレーム長になるよう遅延さす調整を行い直並
列変換器２２を介して端末に送らせると共に、端末より
送信要求がない場合は、送信回路２３を介して次局に送
信させる。
に送られ、第５図のフレーム長より短いディレィ部分イ
を正規のフレーム長になるよう遅延さす調整を行い直並
列変換器２２を介して端末に送らせると共に、端末より
送信要求がない場合は、送信回路２３を介して次局に送
信させる。
尚子局の回路構成は、第６図の基準クロック発生８２５
．フレームパターン発生回路２６．フレームバッファメ
モリ２１がない構成であり、動作としては、基準クロッ
クの代わりに、受信回路２０で抽出されたクロックを使
用する以外は親局で説明したと同じである。
．フレームパターン発生回路２６．フレームバッファメ
モリ２１がない構成であり、動作としては、基準クロッ
クの代わりに、受信回路２０で抽出されたクロックを使
用する以外は親局で説明したと同じである。
このようにして、端末間の通信は、親局よりの基準クロ
ックに同期してフレーム内の所定のワードを使用して通
信を行う。
ックに同期してフレーム内の所定のワードを使用して通
信を行う。
しかしながら、ネットワークループ長がフレーム長の整
数倍になるようにループディレィの調整をするフレーム
バッファメモリ２１は、少なくともフレーム製分だけの
バッファメモリを必要とする為に回路規模が大きくなる
問題点がある。
数倍になるようにループディレィの調整をするフレーム
バッファメモリ２１は、少なくともフレーム製分だけの
バッファメモリを必要とする為に回路規模が大きくなる
問題点がある。
上記問題点は、ネットワークループ長がワード長の整数
倍となるようにビット単位で調整する遅延回路を用い、
又ネットワークループを固定長フレーム方式とした時の
フレーム長以下になるディレィ部分を実タイムスロット
を持たないフレームで構成するようにした、本発明の、
ワード同期式時分割多重スロットアクセス方式により解
決される。
倍となるようにビット単位で調整する遅延回路を用い、
又ネットワークループを固定長フレーム方式とした時の
フレーム長以下になるディレィ部分を実タイムスロット
を持たないフレームで構成するようにした、本発明の、
ワード同期式時分割多重スロットアクセス方式により解
決される。
本発明によれば、フレーム長以下の半端なディレィ部分
は、実タイムスロットを持たないフレームで構成されて
おり、このフレームでは次々と受信回路のタイムスロッ
トカウンタをリセットするので、この半端な部分では、
タイムスロットカウンタとしてはカウントしないことに
なる。
は、実タイムスロットを持たないフレームで構成されて
おり、このフレームでは次々と受信回路のタイムスロッ
トカウンタをリセットするので、この半端な部分では、
タイムスロットカウンタとしてはカウントしないことに
なる。
このため、各端末が所定のタイムスロットを見つけるの
には支障はなく、この部分を等価的にフレーム長とする
必要はないが、ワード同期は取らねばならず、この為に
、ネットワークループ長をワード長の整数倍にするバッ
ファメモリ （遅延回路）を用いているが、これはワー
ド製分だけのものでよく回路規模を小さくすることが出
来る。
には支障はなく、この部分を等価的にフレーム長とする
必要はないが、ワード同期は取らねばならず、この為に
、ネットワークループ長をワード長の整数倍にするバッ
ファメモリ （遅延回路）を用いているが、これはワー
ド製分だけのものでよく回路規模を小さくすることが出
来る。
第１図は本発明の実施例の親局の構成を示すブロック図
、第２図は第１図の受信回路２０−１の詳細を示すブロ
ック図、第３図はループ型ネットワークのフレーム長以
下となる半端なディレィ部分の処置を説明する図である
。
、第２図は第１図の受信回路２０−１の詳細を示すブロ
ック図、第３図はループ型ネットワークのフレーム長以
下となる半端なディレィ部分の処置を説明する図である
。
図中２０−１は受信回路、２３−１は送信回路、３１は
ワードバッファメモリ、３２はフレームパターン発生回
路、３３はフレーム検出回路を示し、尚全図を通じ同一
符号は同一機能のものを示す。
ワードバッファメモリ、３２はフレームパターン発生回
路、３３はフレーム検出回路を示し、尚全図を通じ同一
符号は同一機能のものを示す。
第１図で、第６図の場合と異なる点を説明すると、
（１）フレームバッファメモリ２１の代わりに、ワード
バッファメモリ３１を用い、ループ長がワード長の整数
倍になるように、ビット単位で調整し、ワード同期を確
立するようにする。
バッファメモリ３１を用い、ループ長がワード長の整数
倍になるように、ビット単位で調整し、ワード同期を確
立するようにする。
（２）親局のフレームパターン発生回路３２より第３図
の１−Ｎ＋１のフレームを順次送出し、最初に送り出し
たフレーム１を検出した時点でフレームパターンの発生
を停止し、最後に送り出したフレームＮ＋１が帰ってき
たら、そのフレーム内のタイムスロットに全てフレーム
パターンヲ書込みフレームＮ＋２〜Ｎ十ｍとする。
の１−Ｎ＋１のフレームを順次送出し、最初に送り出し
たフレーム１を検出した時点でフレームパターンの発生
を停止し、最後に送り出したフレームＮ＋１が帰ってき
たら、そのフレーム内のタイムスロットに全てフレーム
パターンヲ書込みフレームＮ＋２〜Ｎ十ｍとする。
（３）受信回路２０−１は第２図に示す如くであり、受
信データより、フレーム同期回路２７の代わりに設けた
フレーム検出回路３３にてフレームを検出し、タイムス
ロットカウンタ３０をリセットするようにした点である
。
信データより、フレーム同期回路２７の代わりに設けた
フレーム検出回路３３にてフレームを検出し、タイムス
ロットカウンタ３０をリセットするようにした点である
。
このようにすれば、フレーム１〜Ｎの間は従来と同じ動
作を行い、フレーム長以下の半端なディレィ部分ではタ
イムスロットカウンタ３０はリセット状態で、タイムス
ロットカウンタクロックを発しないので、この部分は通
信には用いられず支障を起こすことはなく、ワード同期
を確立するワードバッファメモリ３１はワード長だけの
ものでよく、回路規模を小さくすることが出来る。
作を行い、フレーム長以下の半端なディレィ部分ではタ
イムスロットカウンタ３０はリセット状態で、タイムス
ロットカウンタクロックを発しないので、この部分は通
信には用いられず支障を起こすことはなく、ワード同期
を確立するワードバッファメモリ３１はワード長だけの
ものでよく、回路規模を小さくすることが出来る。
尚子局は従来と同じく、第１図の基準クロック発生器２
５．フレームパターン発生回路３２．ワードバッファメ
モリ３１がなく、基準クロックの代わりに受信回路２０
−１で抽出したクロックを使用する以外は親局と同じ動
作をする。
５．フレームパターン発生回路３２．ワードバッファメ
モリ３１がなく、基準クロックの代わりに受信回路２０
−１で抽出したクロックを使用する以外は親局と同じ動
作をする。
以上詳細に説明せる如く本発明によれば、親局がクロッ
クを発生し、子局はこのクロックに同期して動作するフ
レーム同期式のループ型ネットワークをワード同期式に
するので、回路規模を小さくすることが出来る効果があ
る。
クを発生し、子局はこのクロックに同期して動作するフ
レーム同期式のループ型ネットワークをワード同期式に
するので、回路規模を小さくすることが出来る効果があ
る。
第１図は本発明の実施例の親局の構成を示すブロック図
、 第２図は第１図の受信回路２０−１の詳細を示すブロッ
ク図、 第３図はループ型ネットワークのフレーム長以下となる
半端なディレィ部分の処置を説明する図、第４図はルー
プ型ネットワークの基本構成を示すブロック図、 第５図はループ型ネットワークにフレーム長以下の半端
なディレィ部分が生ずることの説明図、第６図は従来例
の親局の構成を示すブロック図、第７図は第６図の受信
回路の詳細を示すブロック図である。 図において、 １０は親局、 １１〜１５は子局、 ２０．２０−１は受信回路、 ２１はフレームバッファメモリ、 ２２は直並列変換器、 ２３．２３−１は送信回路、 ２４は並直列変換器、 ２５は基準クロック発生器、 ２６．３２はフレームパターン発生回路、２７はクロッ
ク抽出回路、 ２８はワード同期回路、 ２９はフレーム同期回路、 ３０はタイムスロットカウンタ、 ３１はワードバッファメモリ、 ３３はフレーム検出回路を示す。 受信テニタ 蕃 ２ 回
、 第２図は第１図の受信回路２０−１の詳細を示すブロッ
ク図、 第３図はループ型ネットワークのフレーム長以下となる
半端なディレィ部分の処置を説明する図、第４図はルー
プ型ネットワークの基本構成を示すブロック図、 第５図はループ型ネットワークにフレーム長以下の半端
なディレィ部分が生ずることの説明図、第６図は従来例
の親局の構成を示すブロック図、第７図は第６図の受信
回路の詳細を示すブロック図である。 図において、 １０は親局、 １１〜１５は子局、 ２０．２０−１は受信回路、 ２１はフレームバッファメモリ、 ２２は直並列変換器、 ２３．２３−１は送信回路、 ２４は並直列変換器、 ２５は基準クロック発生器、 ２６．３２はフレームパターン発生回路、２７はクロッ
ク抽出回路、 ２８はワード同期回路、 ２９はフレーム同期回路、 ３０はタイムスロットカウンタ、 ３１はワードバッファメモリ、 ３３はフレーム検出回路を示す。 受信テニタ 蕃 ２ 回
Claims (1)
- 親局がクロックを発生し、子局はこのクロックに同期し
て動作するクロック同期式のループ型ネットワークにお
いて、ネットワークループ長がワード長の整数倍となる
ようにビット単位で調整する遅延回路を用い、又ネット
ワークループを固定長フレーム方式とした時のフレーム
長以下になるディレィ部分を実タイムスロットを持たな
いフレームで構成するようにしたことを特徴とするワー
ド同期式時分割多重スロットアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4799985A JPS61206343A (ja) | 1985-03-11 | 1985-03-11 | ワ−ド同期式時分割多重スロツトアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4799985A JPS61206343A (ja) | 1985-03-11 | 1985-03-11 | ワ−ド同期式時分割多重スロツトアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61206343A true JPS61206343A (ja) | 1986-09-12 |
Family
ID=12791013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4799985A Pending JPS61206343A (ja) | 1985-03-11 | 1985-03-11 | ワ−ド同期式時分割多重スロツトアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61206343A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6444652A (en) * | 1987-08-13 | 1989-02-17 | Nec Corp | Loop data transmission system |
| JPH0652662A (ja) * | 1992-02-04 | 1994-02-25 | Yamaha Corp | ディジタルオーディオ機器 |
-
1985
- 1985-03-11 JP JP4799985A patent/JPS61206343A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6444652A (en) * | 1987-08-13 | 1989-02-17 | Nec Corp | Loop data transmission system |
| JPH0652662A (ja) * | 1992-02-04 | 1994-02-25 | Yamaha Corp | ディジタルオーディオ機器 |
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