JPS61201429A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61201429A JPS61201429A JP4245985A JP4245985A JPS61201429A JP S61201429 A JPS61201429 A JP S61201429A JP 4245985 A JP4245985 A JP 4245985A JP 4245985 A JP4245985 A JP 4245985A JP S61201429 A JPS61201429 A JP S61201429A
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- etching
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関するものであり、Ｌ
ＳＩの製造に適用して最適なものである。
ＳＩの製造に適用して最適なものである。
本発明は、半導体装置の製造方法において、異方性エツ
チングと等方性エツチングとを組み合わせて被エツチン
グ物をエツチングすることにより、これらのエツチング
により形成される被エツチング物のエツジ部における端
面と上面との交差部に丸みを付けることができるように
したものである。
チングと等方性エツチングとを組み合わせて被エツチン
グ物をエツチングすることにより、これらのエツチング
により形成される被エツチング物のエツジ部における端
面と上面との交差部に丸みを付けることができるように
したものである。
ＬＳＩの製造工程においては、エツチングにより形成さ
れる被エツチング物のエツジ部における端面と上面との
交差部に丸みが付くようなエツチング方法が必要とされ
る場合がある。これは次のような理由による。すなわち
、例えば素子間分離工程においては、第２Ａ図に示すよ
うに、シリコン基板ｌの表面に薄い５ｉ０２膜２ （パ
ッドＳｉＯ□）及び５ｉＪａ膜３ （酸化防止膜）を順
次形成し、次いでこのＳｉ３Ｎ、膜３上に所定形状のフ
ォトレジスト４を形成した後、このフォトレジスト４を
マスクとして反応性イオンエツチング（ＲＩ Ｅ）によ
りＳｉ３Ｎ４膜３、ＳＩＯ□膜２及びシリコン基板１を
基板表面と垂直方向に順次異方性エツチングを行って第
２Ｂ図に示す状態としている。ところが、この異方性エ
ツチングにより形成されたシリコン基板１のこの異方性
エツチングのエツチング方向に平行な端面１ａとこの異
方性エツチングのエツチング方向に垂直な上面１ｂとの
なす角は第２Ｂ図に示すようにほぼ直角でありしかもこ
の交差部ＩＣにはＲＩＥによる損傷が存在するため、フ
ォトレジスト４の除去後に行うＬＯＣＯ３酸化時に上記
端面１ａと上記上面１ｂとの交差部１ｃからシリコン基
板１に転位等の結晶欠陥が発生してしまうという欠点が
あった。
れる被エツチング物のエツジ部における端面と上面との
交差部に丸みが付くようなエツチング方法が必要とされ
る場合がある。これは次のような理由による。すなわち
、例えば素子間分離工程においては、第２Ａ図に示すよ
うに、シリコン基板ｌの表面に薄い５ｉ０２膜２ （パ
ッドＳｉＯ□）及び５ｉＪａ膜３ （酸化防止膜）を順
次形成し、次いでこのＳｉ３Ｎ、膜３上に所定形状のフ
ォトレジスト４を形成した後、このフォトレジスト４を
マスクとして反応性イオンエツチング（ＲＩ Ｅ）によ
りＳｉ３Ｎ４膜３、ＳＩＯ□膜２及びシリコン基板１を
基板表面と垂直方向に順次異方性エツチングを行って第
２Ｂ図に示す状態としている。ところが、この異方性エ
ツチングにより形成されたシリコン基板１のこの異方性
エツチングのエツチング方向に平行な端面１ａとこの異
方性エツチングのエツチング方向に垂直な上面１ｂとの
なす角は第２Ｂ図に示すようにほぼ直角でありしかもこ
の交差部ＩＣにはＲＩＥによる損傷が存在するため、フ
ォトレジスト４の除去後に行うＬＯＣＯ３酸化時に上記
端面１ａと上記上面１ｂとの交差部１ｃからシリコン基
板１に転位等の結晶欠陥が発生してしまうという欠点が
あった。
本発明は、上述の問題にかんがみ、従来のＬＳＩ等の半
導体装置の製造方法が有する上述のような欠点を是正し
た半導体装置の製造方法を提供することを目的とする。
導体装置の製造方法が有する上述のような欠点を是正し
た半導体装置の製造方法を提供することを目的とする。
本発明に係る半導体装置の製造方法は、被エツチング物
（例えばシリコン基板１）を異方性工・ノチングする工
程と、上記異方性エツチングされた上記被エツチング物
を等方性エツチングする工程とをそれぞれ具備し、これ
らのエツチングにより形成される上記被エツチング物の
上記異方性エツチングのエツチング方向にほぼ平行な端
面と上記異方性エツチングのエツチング方向にほぼ垂直
な上面 （例えばエツチング前のシリコン基板１の表面
と垂直な端面１ａとこの表面に平行な上面１ｂ）との交
差部に丸みが付くようにしている。
（例えばシリコン基板１）を異方性工・ノチングする工
程と、上記異方性エツチングされた上記被エツチング物
を等方性エツチングする工程とをそれぞれ具備し、これ
らのエツチングにより形成される上記被エツチング物の
上記異方性エツチングのエツチング方向にほぼ平行な端
面と上記異方性エツチングのエツチング方向にほぼ垂直
な上面 （例えばエツチング前のシリコン基板１の表面
と垂直な端面１ａとこの表面に平行な上面１ｂ）との交
差部に丸みが付くようにしている。
以下本発明に係る半導体装置の製造方法をＬＳＩの製造
に適用した一実施例につき図面を参照しながら説明する
。なお以下の第１Ａ図及び第１Ｂ図においては、第２Ａ
図及び第２Ｂ図と同一部分には同一の符号を付し、必要
に応じてその説明を省略する。
に適用した一実施例につき図面を参照しながら説明する
。なお以下の第１Ａ図及び第１Ｂ図においては、第２Ａ
図及び第２Ｂ図と同一部分には同一の符号を付し、必要
に応じてその説明を省略する。
まず第２Ａ図に示すと同様に、シリコン基板１の表面に
熱酸化法により薄いＳｉＯ□膜２を形成し、次いでこの
ＳｉＯ□膜２上にＣＶＤ法によりＳｉＪ＜膜３を被着形
成した後、このＳｉ、Ｎ４膜３上に所定形状のフォトレ
ジスト４を形状する。
熱酸化法により薄いＳｉＯ□膜２を形成し、次いでこの
ＳｉＯ□膜２上にＣＶＤ法によりＳｉＪ＜膜３を被着形
成した後、このＳｉ、Ｎ４膜３上に所定形状のフォトレ
ジスト４を形状する。
次にこのフォトレジスト４をマスクとしてＲＩＥにより
５ｉＪａ膜３．５ｉｆｔ膜２及びシリコン基板１を基板
表面と垂直方向に順次異方性エツチングし、第１Ａ図に
示すようにシリコン基板１が所定深さまでエツチングさ
れた段階でこの異方性エツチングを停止する。この状態
においては、エツチングにより形成されたシリコン基板
ｌの端面１ａと上面１ｂとは直交している。
５ｉＪａ膜３．５ｉｆｔ膜２及びシリコン基板１を基板
表面と垂直方向に順次異方性エツチングし、第１Ａ図に
示すようにシリコン基板１が所定深さまでエツチングさ
れた段階でこの異方性エツチングを停止する。この状態
においては、エツチングにより形成されたシリコン基板
ｌの端面１ａと上面１ｂとは直交している。
次に再びフォトレジスト４をマスクとしてプラズマエツ
チングにより等方性エツチングを行う。
チングにより等方性エツチングを行う。
この結果、第１Ｂ図に示すように、シリコン基板１が所
期の深さまでエツチングされると共に、５ｒ３Ｎ４膜３
、ＳｉＯ□膜２及びシリコン基板ｌがフォトレジスト４
の端部の下方にサイドエツチングされる。
期の深さまでエツチングされると共に、５ｒ３Ｎ４膜３
、ＳｉＯ□膜２及びシリコン基板ｌがフォトレジスト４
の端部の下方にサイドエツチングされる。
この後、フォトレジスト４を除去し、次いでＬａｃｏｓ
酸化を行うことにより素子間分離を行った後、ＬＳＩを
製造するための従来公知の製造プロセスに従って工程を
進めて、目的とするＬＳＩを完成させる。
酸化を行うことにより素子間分離を行った後、ＬＳＩを
製造するための従来公知の製造プロセスに従って工程を
進めて、目的とするＬＳＩを完成させる。
上述の実施例によれば、フォトレジスト４をマスクとし
てＲＩＥによる異方性エツチングを行い、次いでプラズ
マエツチングによる等方性エツチングを行っているので
、第１Ｂ図に示すように、エツチング終了後におけるシ
リコン基板１の端面１ａと上面１ｂとの交差部１ｃに丸
みが付くのみならず、この交差部ＩＣにはエツチングに
よる損傷がほとんど存在しない。このため、ＬＯＧＯ３
酸化時にこの交差部１ｃからシリコン基板１に転位等の
結晶欠陥が発生するのを防止することができる。また上
述のＲＩＥによる異方性エツチングの際には、フォトレ
ジスト４とのパターン変換差がほとんど生じないため、
最終的な状態でのパターン変換差はプラズマエツチング
による等方性エツチング時に生じたサイドエツチングに
よるもののみである。従って、従来に比べてフォトレジ
スト４とのパターン変換差を小さくすることができる。
てＲＩＥによる異方性エツチングを行い、次いでプラズ
マエツチングによる等方性エツチングを行っているので
、第１Ｂ図に示すように、エツチング終了後におけるシ
リコン基板１の端面１ａと上面１ｂとの交差部１ｃに丸
みが付くのみならず、この交差部ＩＣにはエツチングに
よる損傷がほとんど存在しない。このため、ＬＯＧＯ３
酸化時にこの交差部１ｃからシリコン基板１に転位等の
結晶欠陥が発生するのを防止することができる。また上
述のＲＩＥによる異方性エツチングの際には、フォトレ
ジスト４とのパターン変換差がほとんど生じないため、
最終的な状態でのパターン変換差はプラズマエツチング
による等方性エツチング時に生じたサイドエツチングに
よるもののみである。従って、従来に比べてフォトレジ
スト４とのパターン変換差を小さくすることができる。
以上本発明を実施例につき説明したが、本発明は上述の
実施例に限定されるものではなく、本発明の技術的思想
に基づく種々の変形が可能である。
実施例に限定されるものではなく、本発明の技術的思想
に基づく種々の変形が可能である。
例えば、上述の実施例においては、異方性エツチングを
ＲＩＥにより行い、等方性エツチングをプラズマエツチ
ングにより行っているが、エツチング方法はこれに限定
されるものではなく、必要に応じて異方性エツチングを
例えばイオンミリングにより行ったり、等方性エツチン
グをウェットエツチングにより行ったりすることが可能
である。
ＲＩＥにより行い、等方性エツチングをプラズマエツチ
ングにより行っているが、エツチング方法はこれに限定
されるものではなく、必要に応じて異方性エツチングを
例えばイオンミリングにより行ったり、等方性エツチン
グをウェットエツチングにより行ったりすることが可能
である。
また異方性エツチングによるエツチング鼠と等方性エツ
チングによるエツチング量とは、得るべき丸みの曲率半
径に応じて種々の値とすることが可能である。
チングによるエツチング量とは、得るべき丸みの曲率半
径に応じて種々の値とすることが可能である。
本発明に係る半導体装置の製造方法によれば、異方性エ
ツチングと等方性エツチングとのエツチングにより形成
される被エツチング物の上記異方性エツチングのエツチ
ング方向にほぼ平行な端面と上記異方性エツチングのエ
ツチング方向にほぼ垂直な上面との交差部に丸みを付け
ることができるので、熱処理時にこの交差部から被エツ
チング物に結晶欠陥が生ずるのを防止することができる
。
ツチングと等方性エツチングとのエツチングにより形成
される被エツチング物の上記異方性エツチングのエツチ
ング方向にほぼ平行な端面と上記異方性エツチングのエ
ツチング方向にほぼ垂直な上面との交差部に丸みを付け
ることができるので、熱処理時にこの交差部から被エツ
チング物に結晶欠陥が生ずるのを防止することができる
。
またエツチングに用いるマスクとのパターン変換差を小
さくすることができる。
さくすることができる。
第１Ａ図及び第１Ｂ図は本発明に係る半導体装置の製造
方法をＬＳＩの製造に適用した一実施例を工程順に示す
断面図、第２Ａ図及び第２Ｂ図は従来のＬＳＩの製造工
程における素子間分離工程を説明するための断面図であ
る。 なお図面に用いた符号において、 １−−−−−−−−−−−−−−−−−−−シリコン基
板１ ａ−−−−−一・−・・・一端面 １ｂ−・−・−・−・−上面 １ ｃ−−−−−−−・−・−交差部 ２−・−−−−−−−一−−−−−・−５ｉ Ｏ□膜３
・−−−−−−−−−−−−−−−−−−５ｉ ３Ｎ、
膜４−−−−−−−−−・・・・・−・−フォトレジス
トである。
方法をＬＳＩの製造に適用した一実施例を工程順に示す
断面図、第２Ａ図及び第２Ｂ図は従来のＬＳＩの製造工
程における素子間分離工程を説明するための断面図であ
る。 なお図面に用いた符号において、 １−−−−−−−−−−−−−−−−−−−シリコン基
板１ ａ−−−−−一・−・・・一端面 １ｂ−・−・−・−・−上面 １ ｃ−−−−−−−・−・−交差部 ２−・−−−−−−−一−−−−−・−５ｉ Ｏ□膜３
・−−−−−−−−−−−−−−−−−−５ｉ ３Ｎ、
膜４−−−−−−−−−・・・・・−・−フォトレジス
トである。
Claims (1)
- 被エッチング物を異方性エッチングする工程と、上記異
方性エッチングされた上記被エッチング物を等方性エッ
チングする工程とをそれぞれ具備し、これらのエッチン
グにより形成される上記被エッチング物の上記異方性エ
ッチングのエッチング方向にほぼ平行な端面と上記異方
性エッチングのエッチング方向にほぼ垂直な上面との交
差部に丸みが付くようにしたことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4245985A JPS61201429A (ja) | 1985-03-04 | 1985-03-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4245985A JPS61201429A (ja) | 1985-03-04 | 1985-03-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61201429A true JPS61201429A (ja) | 1986-09-06 |
Family
ID=12636654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4245985A Pending JPS61201429A (ja) | 1985-03-04 | 1985-03-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61201429A (ja) |
-
1985
- 1985-03-04 JP JP4245985A patent/JPS61201429A/ja active Pending
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