JPS61201339A - 割込制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、ディジタル処理システムにおける割込制御方
法及び割込制御装置 ［開示の概要］ 複数個の割込源から受け取った割込要求のサービスを行
うためのルーチンを包含する、割込駆動ディジタル処理
システムを開示する。割込要求の各々はシステム内の正
規の処理に割込を行い、受け取った割込要求を直ちに満
たすのに必要な所定の作業項目を実行する。作動してい
るサービス・ルーチンは次いで、受け取った割込要求を
完全に満たすには実行しなければならないが、実行を後
で行ってシステムの性能に影響をおよぼさないようにで
きる個々の作業項目を識別し、待ち行列に入れる。次い
で、正規の処理が復帰させられ、待ち行列に入れられた
実行される。これによって、個々の割込要求のサービス
を行う際に、正規の処理が最少限の時間の間、中断され
る。また、待ち行列内の作業項目には、正規の処理の間
に、実行の優先順位がつけられ、ディジタル処理システ
ムの性能を最適化する。開示された好ましい実施例は、
ホスト処理装置と複数個の入出力装置との間の通信を構
成するためのディジタル通信アダプタである。

［従来の技術］ 複数個の割込源が生成した複数個の割込要求に応答する
典型的なディジタル処理システムにおいて、各割込要求
によって、システムは正規の処理を終了し、独自の一連
の処理ステップないし作業項目を遂行し、特定の割込要
求を満たす。独自の一連の作業項目は１本技術分野にお
いて割込制御装置と呼ばれるものによって処理される。

典型的な優先化割込システムにおいて、割込源のそれぞ
れには、高い優先順位から比較的低い優先順位までの範
囲にわたる所定の優先レベルが与えられる。高優先順位
の割込要求は正規の処理に割り込めるだけではなく、低
優先順位の割込要求の処理にも割込を行うことができる
。逆に、低優先順位の割込要求は正規の処理に割込を行
うことができるが、同等またはより高い優先順位の割込
要求の処理に割り込むことはできない。

しばしば見られるように、所定の割込要求を完全に満た
すために、実行する必要のある一連の作業項目の個々の
作業項目は、刺激割込要求と同じ緊急度を有しているこ
とはない、たとえば、鍵盤装置を包含しており、鍵盤と
データ処理装置との間にシリアル・インタフェースを有
しているデータ処理システムにおいて、特定のキーを打
つと、一連の独立したビットからなる鍵盤フレームが、
鍵盤からデータ処理装置へ送られる。各鍵盤フレームの
受信は、割込サービス・ルーチンを開始する割込要求を
包含しており、このサービス・ルーチンは以下のステッ
プを行う６　（１）データ・ピンを読み取り、ビット値
を格納する。（２）フレーム・ビット・カウンタを増加
させる。（３）フレーム・ビット・カウンタを読み取っ
て、フレーム全体を受け取ったかどうか決定する。（４
）フレーム全体を受け取っていなければ、以降のビット
を待機する準備をする。ビットを受け取ることによって
、ステップ１−３を繰返すことが必要となる。（５）フ
レーム全体を受け取ったなら、フレームを処理して、デ
ータ処理装置で使用できるようにする。データ処理装置
で使用できるようにするのには、典型的な場合、次のス
テップが包含されている。フレームが有効なフレームで
あるかどうか決定する。フレーム内の情報が「再信」、
［システム・リセット」または［システム・トラップの
セット」なとの基本的なコマンドを含んでいるかどうか
決定する。　キーストロークの可聴「クリック」音を発
生する。最後に、データ処理装置のフレームを送信する
。さらに、慎重に設計されたシステムは、装置エラーが
鍵盤フレームの処理中に発生した場合に、これらを報告
し、システムのサービスを容易とすることができる。こ
れらのステップを実行している間、同等またはより低い
優先順位の割込要求は割込禁止となされる。

鍵盤割込要求を完全に満たすのに必要なステップのうち
、直ちに処理しなければならないのは。

最初の数ステップだけである。他のステップは割込制御
装置の性能に影響をおよぼさずに、後でひとつずつ行う
ことができる。すべてのステップを完了することを要求
してから、正規の処理に制御を戻すことによって、公知
の割込制御装置は、実際に必要なものより長い間、正規
の処理に割込を行う０割込サービス・ルーチンに同等ま
たはより低い優先順位の割込要求が割込を行うことがで
きないのであるから、これは割込駆動システムの作動を
非効率なものとする。

既存の割込制御装置の他の問題は、既存のハードウェア
を用いて構築されたディジタル処理システムが、ハード
ウェアで定義された一定数の割込源を使用することに、
しばしば限定されることである。また、ハードウェアは
個々の割込源に割岩てることのできる優先レベルの数を
固定することがしばしばある。

割込駆動データ処理システムの適用業務の中には、個々
の割込要求を満たすのに必要な個々の作業項目を実行す
ることが、特定のシステムの要件を最適化するように編
成されている場合、性能の改善を実現するものもある。

たとえば、局所記憶機構が限定されている通信アダプタ
においては、ランダムな非同期割込要求に応じて作業項
目を順次行うのではなく、データをアダプタの記憶機構
から伝送する作業項目を高優先順位にし、アダプタの記
憶機構にデータを受入れる作業項目を低優先順位にする
ように、作業項目を編成するのが有利である。このよう
にして、特殊なシステムの要件、すなわち局所記憶の保
存が満たされ、システムの性能が最適化される。

公知の割込制御装置のさらに他の問題は、最初の割込要
求を処理するのに必要な作業項目の中には、第二の割込
要求を処理するのに必要な作業項目と同じものがしばし
ばあるということである。

これらの共通作業項目を、各割込サービス・ルーチンに
格納すると、記憶域が無駄になる。たとえば、幾つかの
適用業務源から単一のホストへのデータを受入れるため
の通信アダプタにおいては、各データ源が個々のデータ
源からホストへデータを伝送するための割込サービス・
ルーチンを開始できるようになる。各サービス・ルーチ
ンはデータをホストへの伝送のために緩衝する作業項目
を含むことなる。この作業項目を各割込サービス・ルー
チンで反復するよりも、データを緩衝するために実行し
なければならない単一の一般的な作業項目を、源に関係
なくホストに指定する方が、はるかに有利である。これ
によって、記憶域をより有効に使用される。

［問題点を解決するための手段］ 本発明は、公知の割込制御装置及び方法に存在する上記
の問題点を、個々の割込要求に応答する第一段階を有す
る改善された割込制御装置および割込制御方法を提供す
ることによって解決するものである。第一段階は割込要
求に応じて式の処理を中断し、直ちに処理する必要のあ
る作業項目を実行し、システムの性能に影響をおよぼさ
ずに、後で実行してもかまわない作業項目を明確にし、
これらを待ち行列に入れる。次いで、正規の処理が再開
され、明確にされた作業項目が正規の処理中に実行され
る。

この改善された割込制御装置及び方法は所定の優先順位
の割込要求を最低限の時間の間割込禁止とし、同時に同
一またはより高い優先順位の割込要求のサービスを行う
。

さらに１作業項目待ち行列内の個々の作業項目を、中間
の処理ステップとして異なる時期に実行し、２つ以上の
割込要求を満たすこともできる。

作業項目の中には幾つかの割込要求を満たすために適用
できるものがあり、また各作業項目が格納されるのが１
回だけなのであるから、記憶空間が最少となる。

また１作業項目待ち行列自体を優先化して、幾つかの作
業項目を他の作業項目よりも前に実行することを確保す
ることもできる。これにより、特定の割込駆動システム
を、特定の適用業務に対して最適化することができる。

好ましい実施例において、一定数の割込源とこれらの割
込源に割当てることのできる一定数の優先順位を有する
ハードウェア・システムを使用して、任意数の作業項目
と、各作業項目に割当てることのできる任意数の優先レ
ベルとを有する作業項目待ち行列を構築することができ
る。

上記に鑑み、本発明の主たる目的は、最小限の時間の間
処理を行う割込要求を遅延させ、同時に同一またはより
高い優先順位の割込要求の処理を行う割込制御装置及び
方法を提供することである。

本発明の他の目的は、正規の処理を中断していないとき
に、重要でない作業項目を実行して、特定の割込要求を
一度にひとつ満たすことのできる割込要求を提供するこ
とである。

本発明のさらに他の目的は、個々の割込要求を満たす個
々の作業項目を明確にして、これらを実行し、割込駆動
システムを特定の適用業務に対して最適化することので
きる割込制御装置及び方法を提供することである。

［実施例］ 第１図には、本発明を実施する通信アダプタが開示され
ている。一般的に、通信アダプタはホスト処理装置３０
と、マウス３１、スピーカ３２、鍵盤３３およびキーロ
ック・スイッチ３４などの周辺入出力装置との間のデー
タ通信を制御する。

キーロック・スイッチ３４はキーロック・スイッチ・ラ
イン４７によって、マイクロコントローラ３６に接続さ
れている。アダプタはマイクロコントａ−５３６、周辺
インタフェース回路３７、コマンド・レジスタ３８およ
び装置駆動機構／受信機構３９で構成されている。

マイクロコントローラ３６は、たとえば、カリフォルニ
ア州すンタ・クララのインテル・コーポレーション（Ｉ
ｎｔｅｌ　Ｃｏｒｐｏｒａｔｉｏｎ　ｏｆ　５ａｎｔａ
　Ｃ１ａｒａ。

Ｃａ１ｉｆｏｒｎｉａ）の製造した８０５１型リマイク
ロコントローラであり、また周辺インタフェース回路３
７は、たとえば、これもインテル・コーポレーションの
製造した８２５５型の周辺インタフェース回路である。

マイクロコントローラ３６は専用マイクロプロセッサに
基づくシステムであって、ＲＡＭ４０゜ＲＯＭ４５．お
よび汎用非同期受信機（ＵＡＲＴ）４２を包含している
。マイクロプロセッサ３６はプログラムされ、スピーカ
３２および鍵盤３３のそれぞれとの通信に使用される通
信ボート４３および４４を提供する。ポート４４はキー
ロック・スイッチ・ライン４７を介して、キーロック・
スイッチ３４とも通信を行う。ＲＡＭ４０はホストのコ
マンドをコマンド・レジスタ３８から受信するためのコ
マンド・バッファ４１を有している。

以下で開示するプログラムは、ＲＯＭ４５に常駐してお
り、マイクロプロセッサ３６はライン４８および４９の
それぞれを介して、 システム・トラップ機能およびシステム・リセット機能
を開始することができる。

８０５１マイクロプロセツサの作動およびアーキテクチ
ャは、インテル・コーポレーション刊行物番号２１０３
５９−００１　ｒマイクロコントローラ使用の手引Ｊ　
　（Ｉｎｔｅｌ　ＣｏｒｐｏｒａｔｉｏｎＰｕｂｌｉｃ
ａｔｉｏｎ　Ｎｕｍｂｅｒ　２１０３５９−００１　ｅ
ｎｔｉｔｌｅｄ１１阿１ｃｒｏｃｏｎｔｒｏｌｌｅｒ　
Ｕｓｅｒ’ｓ　Ｇｕｉｄｅ”に記載されており、該刊行
物を本明細書の一部とみなし、背景資料として参照する
。

作動時に、マイクロプロセッサ３６は各データ源を高優
先レベルまたは低優先レベルのいずれが一方に割当てる
ことのできる合計５個のデータ源からの割込要求を許容
可能である。割込要求を受け取ると、マイクロコントロ
ーラ３６内の正規の処理は２割込が処理されるまで中断
される。高優先順位の割込は正規の処理、または低優先
順位の割込の処理を中段できるが、他の高優先順位の割
込の処理を中断することはできない。これとは対照的に
、低優先順位の割込は正規の処理を中断できるが、他の
割込の処理を中断することはできない。

好ましい実施例において、割込要求にはまず。

第２図に示すプログラムによって条件付けがなされる。

５個の割込要求は割込ベクトル５０により、公知の態様
で検出される。割込ＥＸＴＩ○は高い優先順位が与えら
れ、鍵盤から受入れられる。割込ＴＩＭＥＲ○は低い優
先順位が与えられ、マイクロコントローラ３６（第１図
）内部のタイマ（図示せず）がオーバフロしたときに発
生する。

割込ＴＩＭＥＲＩは低い優先順位が与えられ、マイクロ
コントローラ３６（第１図）内部の他のタイマ（図示せ
ず）がオーバフロしたときに発生する。最後に１割込５
ＩＮＴは低い優先順位が与えられ、マウス３１からＵＡ
ＲＴ４２　（第１図）を介して受入れられる。

第２図のプログラムのブロック５０が割込要求を検出す
ると、プログラム・カウンタの内容がスタック・メモリ
へ押し出され、正規の処理が中断され、同時に適切な割
込サービス・ルーチンが実行される。好ましい実施例の
内容で定義される正規の処理が、第３図および第４図に
しめされて要るが、これの詳細については後述する。

第２図において、ブロック５０が高優先順位の割込ＥＸ
ＴＩＯを検出すると、制御は判断ブロック５１へ移され
、このブロックで鍵盤伝送モードが感知される。データ
が鍵盤から受け取られるものであれば、制御はブロック
５２へ移され、第５図に示すプログラムのステップを実
行する。データが鍵盤へ伝送されるものであれば、制御
はブロック５３へ移され、第６図に示すプログラムのス
テップを実行する。

低優先順位の割込ＴＩＭＥＲＯ，ＥＸＴＩＯ１または５
ＩＮＴをブロック５０が検出した場合。

制御はブロック５４．５６または６２のそれぞれに移さ
れ、第７図、第８図または第９図のそれぞれに示すプロ
グラムのステップが実行される。

低優先順位の割込ＴＩＭＥＲＩをブロック５０が検出し
た場合、制御はブロック５７に移され、このブロックに
おいてマイクロプロセッサ３６（第１図）内部のスピー
カ周波数カウンタ（図示せず）が「１」だけ削減される
。制御は次いで、判断ブロック５８へ移され、スピーカ
周波数カウンタの値がゼロ以上か否か決定される。ゼロ
を越えている場合には、制御はブロック５９へ移され、
このブロックにおいて第９図に示すプログラムのステッ
プが実行される。ゼロに等しい場合には、制御はブロッ
ク６１へ移され、このブロックにおいて第１０図のプロ
グラムのステップが実行される。

第５図−第１１図に示すサービス・ルーチンの各々が完
了した場合には、正規のプログラムのカウントがスタッ
ク・メモリから入れられ、プログラム・カウンタへ戻さ
れるので、正規の処理を続けることができる。

第３図において、第１図に示した通信アダプタがリセッ
トされた場合、たとえば、電力を始めてシステムに印加
した場合、制御はリセット・ブロック６３に常駐するよ
うになる。制御は次いで、ブロック６４へ移され、この
ブロックにおいてシステム診断が行われ、その後数種類
の初期化手順が行われる。制御は次いで、ブロック６６
へ移され、このブロックにおいてメイン処理ループが入
力される。

一般に、第１図のアダプタにおける正規の処理は、第１
図に示すＲＡＭ４０内の１２ビツトの作業待ち行列レジ
スタ４６の状況をチェックすることで費やされる０作業
待ち行列レジスタをチェックする順序は、第３図および
第４図に示すプログラムのコマンドによって行われる０
作業待ち行列レジスタ４６は６個の高優先順位作業項目
ビットと、６個の低優先順位作業項目ビットとに分割さ
れる０作業項目ビットをチェックする場合、各高僅先順
位作業項目ビットをチェックしてから、最初の低優先順
位ビットをチェックする。次いで、各高優先順位ビット
を再度チェックしてから、２番目の低順位ビットをチェ
ックする。以下、これを反復する。

詳細に言えば、メイン・ループは判断ブロック６７の制
御によって開始されるが、該ブロックにおいては作業待
ち行列レジスタ４６（第１図）の高優先順位ビットによ
って表される高優先順位作業項目が、待ち行列に入って
いるかどうがが判断される。高優先順位作業項目が待ち
行列に入っていなければ、制御はブロック６８に移され
、このブロックにおいて最初の低優先順位作業項目が、
チェックされる。ブロック６８の動作の詳細については
、第４図を参照して以下で説明する。

判断ブロック６７で、高優先順位の作業項目が待ち行列
に入っていることが発見された場合、制御は順次判断ブ
ロック６９−７３へ移される。判断ブロック６９で、最
初の高優先順位作業待ち行列ビットＷＱＨＯがセットさ
れていることが検出された場合には、制御がブロック７
４へ移され。

第１２図に示すプログラムのステップが実行される。制
御は次いでループされて１判断ブロック６７へ戻され、
他の高優先順位作業項目が待ち行列に入っているかどう
か判断される。

判断ブロック６９で、作業待ち行列ビットＷＱＨＯがセ
ットされていないことが検出された場合は判断ブロック
７０へ移され、このブロックで作業待ち行列ＷＱＨＩが
チェックされる。ビットＷＱＨ１が存在している場合に
は、制御は判断ブロック７５へ移され、このブロックで
第１３図に示すプログラムのステップが実行される。第
１３図に関連して詳細に説明するように、処理は結局は
、ブロック７５において打ち切られ、制御がブロック６
７に戻されることはない。

判断ブロック６９の動作と同様にして１判断ブロック７
１−７３は高優先順位作業待ち行列ビットＷＱＨ２、Ｗ
ＱＨ４およびＷＱＨ５のそれぞれをチェックする。それ
ぞれの作業待ち行列ビットがブロック７１−７３によっ
て検出されると、制制御はブロック’！６−７８のそれ
ぞれへ移され。

第１４−１６図のそれぞれに示すプログラムのステップ
が実行される。

ここで留意しなければならないことは、好ましい実施例
が高優先順位待ち行列ビットＷＱＨ３を使用しないとい
うことである。好ましい実施例の特定の要件を満たすの
に必要な高優先順位作業項目が、５個だけだからである
。このこと、および１２ビツトの作業待ち行列レジスタ
を、６個の高優先順位ビットと６個の低優先順位のビッ
トが使用することを、いかなる態様においても、本発明
の範囲を限定するものと解釈してはならない。

本技術分野の技術者には、本発明を使用して、任意の数
の作業項目を待ち行列に入れることができることを理解
できよう、さらに、好ましい実施例において記載されて
いる作業項目の優先レベルが２つだけであることを、本
発明に制限を課すものと解釈してはならない６本技術分
野の技術者には、本発明の精神および範囲を逸脱するこ
となく、任意の数の作業項目の優先レベルを使用できる
ことが理解されよう。

第４図を参照して、低優先順位の作業待ち行列ビットの
チェックを説明する。制御は第３図のブロック６７から
移されて、ブロック８１から始まる。制御はブロック８
２へ移され、このブロックにおいて作業待ち行列の低ポ
インタの値が、決定される。作業待ち行列の低ポイント
は、値が０から５までの整数である。システムの初期化
（ブロック６４、第３図）の際に、作業待ち行列の低ポ
インタが「ｏ」にセットされるので、判断ブロック８２
を始めてアドレスしたときに、制御が判断ブロック８３
に移され、このブロックにおいて低優先順位の作業待ち
行列ビットＷＱＬＯの状況がチェックされる。ビットＷ
ＱＬＯを検出すると、制御ハフロック８４へ移され、こ
のブロックにおいて第１７図の処理ステップが行われる
。

ブロック８４が完了すると、制御はブロック８６へ移さ
れる。判断ブロック８３がビットＷＱＬＯの存在を検出
できないと、制御は、最初にブロック８４を作動させる
ことなく、直接ブロック８６へ移される。ブロック８６
は次いで、待ち行列の低ポインタの値を「１」増加させ
るので、ポインタはｒｌＪという値を保持することにな
る。制御は次いで、ブロック８６からブロック６７（第
３図）へ移されて、処理を継続する。

次に、第４図のルーチンが第３図のブロック６７によっ
て作動させられると、判断ブロック８２は作業待ち行列
の低ポインタを復号して、値を「１」とし、制御をブロ
ック８７へ移して、低優先順位の作業待ち行列ビットＷ
ＱＬＩの状況をチェックする。ビットＷＱＬＩを検出す
ると、制御はブロック８７へ移され、第１８図に示すプ
ログラムのステップを実行する。それ以外の場合には。

制御はブロック８６へ直接移され、作業待ち行列の低ポ
インタを増かさせる。ブロック８８が実行を完了した後
、制御もブロック８６へ移される。

ブロック８６は次いで、作業待ち行列の低ポインタの値
を「２」へ増加させる。

ブロック８６が作動させられるたびに１作業待ち行列の
低ポインタはｒｌＪだけ増加させられる。

ポインタの値が「５」になると、ブロック８６はポイン
タの値を「０」に戻す、これにより、第３図のブロック
６７が第４図（７）ＷＯＲＫＱ　　ＬＯＷＴＥＳＴルー
チンが作動させるたびに１作業待ち行列の低ポインタの
値に応じて、低優先順位の作業待ち行列のビットが１個
だけチェックされる。

待ち行列のポインタを値が２．３．４または５になるよ
うに復号すると、制御はブロック８９，９０．９１また
は９２のそれぞれへ移され、これらのブロックのそれぞ
れにおいて低優先順位の作業待ち行列のビットＷＱＬ２
．ＷＱＬ３、ＷＱＬ４またはＷＱＬ５がチェックされる
。それぞれの作業待ち行列のビットが検出されると、ブ
ロック８９−９２は制御をブロック９３−９６のそれぞ
れに移し、第１９−２２図のそれぞれに示すプログラム
のステップを実行する。それぞれの待ち行列のビットが
検出されなかった場合、判断ブロック８９−９２は制御
を直接ブロック８６へ移し１作業待ち行列の低ポインタ
を増加させる。

上記の結果として、第３図および第４図に示すメイン・
プログラミング・ループは所定の優先順序で１作業待ち
行列レジスタ４６（第１図）をチェックし、検出された
作業待ち行列ビットに対応する作業項目を行う、第３図
および第４図のメイン・ループには、第２図に示すよう
な割込要求の処理中に、割込が行われる。

待ち行列レジスタ４６の個々の作業待ち行列ビットが、
第５−１１図に示す割込サービス・ルーチン、および第
１２−２２図に示す作業項目ルーチン、ならびに第２３
図および第２４図に示す条件ルーチンによって、セット
およびセットされる。

第５図に、割込サービス・ルーチン ＫＥＹＢＯＡＲＤ　　ＩＮＴＥＲＲＵＰＴを示す。

このルーチンは、第１図のマイクロコントローラ３６が
鍵盤フレームのビットが鍵盤３３からマイクロコントロ
ーラ３６へ送られていることを示す高優先順位の割込要
求ＥＸＴＩＯを受け取ったときに、作動させられる。制
御はブロック１００がら始まるが、このブロックにおい
て鍵盤データ・ピンが読み取られ、その値が鍵盤フレー
ム・バッファに格納される。鍵盤フレーム・ビット・カ
ウンタが次いで、増加させられ、制御が判断ブロック１
０１へ移され、鍵盤フレーム・ビット・カウンタのカウ
ンタを決定する。フレーム・ビット・カウンタが「１」
で、フレームの最初のビットを受け取ったことを示して
いる場合には、制御がブロック１０５へ移される。ブロ
ック１０５は低優先順位の作業待ち行列ビットＷＱＬ５
をセットし、次いで制御を正規の処理に戻す。フレーム
・ビット・カウンタが２ないし５の場合には、ブロック
１０１によってサービス・ルーチンが直ちに退出させら
れ、正規の処理が復帰する。

フレーム、ビット・カウンタが１１で、フレーム全体を
受け取ったことを示していることを、ブロック１０１が
検出すると、制御はブロック１０２へ移され、次いでブ
ロック１０３へ移されるが、このブロックにおい作業待
ち行列ビットＷＱＨＯがセットされ、ビットＷＱＬ５が
セットされる。

制御は次いで、ブロック１０４へ移され、このブロック
において第２３図の装置エラー（ＤＥ）ルーチンが実行
される。サービス・ルーチンが退出させられ、正規の処
理が復帰する。

ここで留意しなければならないのは、！！盤からビット
のフレームを受け取って、処理している間中、正規の処
理に対して割込を行うのではなく。

本発明が正規の処理に割込を行うのが、フレーム内の個
々のビットを読み取り、格納するのに必要な間だけだと
いうことである。鍵盤フレームを受け取るために完了し
ておかなければならない他のすべての作業項目は、正規
の処理が復帰して、通信アダプタが他の割込要求に応え
ることができるようになるまで、延期される。

第６図に、割込サービス・ルーチン ＫＥＹＢＯＡＲＤ　　ＴＲＡＮＳＭＩＴＩＮＴＥＲＲＵ
ＰＴを示す、第１図のマイクロコントローラ３６が、鍵
盤３３にマイクロコントローラからのデータのビットを
受け取る準備ができていることを示している、高優先順
位の割込要求ＥＸ、ＴＩＯを受け取ったときに、このル
ーチンは作動させられる。この場合、制御はブロック１
０６で始まり、このブロックにおいてデータ・ビットが
鍵盤データ・ピンに書き込まれ、鍵盤フレーム・ビット
・カウンタが増加する。制御は次いで、判断ブロック１
０７へ移され、このブロックにおいてフレーム・ビット
・カウンタの値が決定される。値が１ないし１１である
場合、サービス・ルーチンが退出させられ、正規の処理
が復帰する。

フレーム・ビット・カウンタの値が１１よりも大きく、
フレーム全体が鍵盤へ伝送されたことを示している場合
には、制御はブロック１０８へ移され、このブロックに
おいて鍵盤の伝送が処理中（第１９図でセット）である
ことを示す、状況ビットＷＡＩＴ　　ＫＥＹＢＯＲＤ ＴＲＡＮＳＭＩＴ　　ＣＯＭＰＬＥＴＥがリセットされ
る０次いで、サービス・ルーチンが退出させられ、正規
の処理が再開される。

第７図に、サービス・ルーチンＴＩＭＥＯＵＴＴＩＭＥ
ＲＩＮＴＥＲＲＵＰＴを示す。スピーカの音の時間の増
分が終了し、他の時間の増分が残っていないのであれば
、スピーカをオフにしなければならないことを示す低優
先順位の割込ＴＩＭＥＲＯを、第１図のマイクロコント
ローラ３６が受け取ったときに、このルーチンは作動さ
せられる。制御はブロック１０９で始まり、このブロッ
クにおいてスピーカの持続時間カウンタが感知される。

カウンタの値がｒＯＪよりも大きい場合には、制御はブ
ロック１１１へ移され、このブロックにおいて持続時間
カウンタが「１」だけ減らされ、制御が正規の処理へ戻
される。持続時間カウンタが「０」になったことを、ブ
ロック１０９が検出した場合、制御はブロック１１２へ
移され、このブロックにおいてスピーカが停止され、マ
イクロコントローラの割込ＴＩＭＥＲＯとＴＩＭＥＲＩ
の割込が禁止される。制御は次いで、ブロック１１３へ
移され、このブロックにおいて第２４図の条件情報コー
ド（ＩＣ：）手順が実行される。正規の処理が次いで、
復帰させられる。このルーチンによって、持続時間カウ
ンタに当初格納されていた数と等しい、数の時間の増分
が経過してから、スピーカの要求を停止することが可能
となり、これによって内部タイマＴ　Ｉ　ＭＥ　ＲＯの
タイミング機能を拡張できる。

第８図に、サービス・ルーチンＨＯ８ＴＩＮＴＥＲＲＵ
ＰＴを、ブロック１１４で始まる制御と共に詳細に示す
、ホスト３０がマイクロコントローラ３６へデータを送
ろうとしていることを示す、低優先順位の割込要求ＥＸ
ＴＩＩを、第１図のマイクロコントローラ３６が受け取
ったときに、このルーチンは作動させられる。ブロック
１１４はコマンド・レジスタ３８の読み取りを行い、か
つ周辺インタフェース回路３７からホストの生成したデ
ータを読み取る（両者とも第１図に示されている）。制
御は次いで、ブロック１１６へ移され、このブロックに
おいて低優先順位の作業待ち行列ビットＷＱＬＯがセッ
トされる。マイクロコントローラの割込ＥＸＴＩＯが次
いで、ブロック１１７によって割込禁止され、その後制
御は正規の処理へ戻される。

第９図および第１０図はそれぞれ、 ５ＰＥＡＫＥＲＦＲＥＱＵＥＮＣＹ ＩＮＴＥＲＲＵＰＴ　　１および５ＰＥＡＫＥＲＦＲＥ
ＱＵＥＮＣＹ　　ＩＮＴＥＲＲＵＰＴ　　Ｏという割込
サービス・ルーチンを示している。スピーカへ送られた
信号を補足しなければならないことを示す、低優先順位
の割込要求ＴＩＭＥＲＩを第１図のマイクロコントロー
ラ３６が受け取ったときに、各ルーチンは作動させられ
る。

ＩＮＴＥＲＲＵＰＴ　　１ルーチンにおいて、スビ−力
周波数タイマがブロック１１８によって再ローディング
されてから、制御が戻され、一方、工ＮＴＥＲＲＵＰＴ
　　Ｏ／ｌ／−チンニおイテ、スピーカ周波数ピンがブ
ロック１１９によって補足され、次いでスピーカ周波数
タイマがブロック１２１によって再ローディングされて
から、正規の処理へ制御が戻る。これらのルーチンはス
ピーカ３２（第１図）を、スピーカ・ピンの補足前の生
方形波期間のタイミングと、あと半分の方形波期間のタ
イミングを取った方形波によって駆動する。

周波数カウンタが「０」に等しくなったときに、第１図
のカウンタ５８が補足ルーチン ＩＮＴＥＲＲＵＰＴ　　○を作動させるだけであるため
、周波数カウンタに当初格納されていたカウントと等し
い、時間の増分の数はスピーカ周波数ピンの補足前に終
了し、これによって内部タイマＴＩＭＥＲＩのタイミン
グ機能を拡張することが可能となる。

最後の割込サービス・ルーチンは第１１図に示したＵＡ
ＲＴ　　ＩＮＴＥＲＲＵＰＴルーチンである。データの
フレームをマウス３１との間で、ＵＡＲＴ４２によって
送受信したことを示す、低優先順位の割込５ＩＮＴを、
第１図のマイクロコントローラ３６が受け取ったときに
、このルーチンは作動させられる。制御は判断ブロック
１２２で始まり、このブロックにおいて、ＵＡＲＴの受
信割込を受け取ったかどうかが決定される。受け取って
いる場合には、制御はブロック１２３へ移され、このブ
ロックにおいてデータがＵＡＲＴから読み取られ、また
マイクロコントローラの割込５ＩＮＴが割込禁止とされ
る。次いで、制御はブロック１２４へ渡され、このブロ
ックにおいて高優先順位の作業待ち行列ビットＷＱＨ４
がセットされる。制御は次いで、ブロック１２６へ移さ
れ、このブロックにおいて低優先順位の作業待ち行列ビ
ットＷＱＬ３がリセットされてから、制御は正規の処理
へ戻される。

ＵＡＲＴの受信割込を受け取っていないと、ブロック１
２２が判断した場合、制御は判断ブロック１２７へ移さ
れ、ＵＡＲＴの送信割込を受け取ったかどうかが判定さ
れる。受け取っていない場合、制御はブロック１２８へ
移され、第２３図のＤＥルーチンを行ってから、正規の
処理を復帰させる。受け取っている場合、制御はブロッ
ク１２９へ渡され、このブロックにおいて送信制御が更
新され、受け取った割込を反映するようになってから、
制御はブロック１３０へ移されて、ＩＣルーチンを実行
する。制御は次いで、ブロック１２６へ移され、ビット
ＷＱＬ３をリセットしてから、制御は正規の処理へ戻さ
れる。

第１２図−第２２図は、好ましい実施例の１１個の作業
項目ルーチンを示すものである。これらの作業項目は作
業待ち行列レジスタ４６（第１図）によって決定される
通りに、正規の処理を行っている間に実行されるもので
あり１作業待ち行列レジスタは第３図および第４図の前
述したプログラムによる問合せを受け取るものである。

これらの作業項目を実行し、５個の割込要求を完全に満
たす必要がある。しかしながら、これらの作業項目を個
々の割込サービス・ルーチン（第５図−第１１図）の実
行後、一度に実行できることが判明した。ここで、留意
しなければならないのは、各作業項目に対応する作業待
ち行列レジスタ４６の作業待ち行列ビットを、割込サー
ビス・ルーチン（第５図−第１１図）によって、あるい
は個々の作業項目を実行すること（第１２図−第２２図
）によって、あるいは条件ルーチン（第２３図、第２４
図）によってセットおよびリセットできることである。

各作業項目を実行する優先順位を選択して、システムの
性能を最適化する。たとえば、好ましい実施例の通信ア
ダプタの環境において、それぞれ第１２図および第１５
図のルーチンを表している第４図のブロック７４および
７７には、できるだけ早＜ＵＡＲＴ４２およびポート４
４（第１図）に含まれているフレーム・バッファをクリ
アするために、高い優先順位が与えられる。この方法は
。

フレーム・バッファに現在格納されているデータと、入
力データとの間の衝突を回避するものである。一方、そ
れぞれ第１７図および第２１図のル−チンを表している
第４図のブロック８４および９５には、低い優先順位が
与えられる。第１７図のＰＲＯＣＥＳＳ　　ＨＯ８Ｔ　
　ＣＯＭＭＡＮＤ／Ｌ／−チンは、知能源であって、マ
イクロコントローラ３６にコマンドを受け取る準備がで
きていないことを認識し、かつコマンドの送信を延期で
きるものである。同様にして、第１図のキーロック・ス
イッチ３４は機械的スイッチであって、マイクロコント
ローラ３６で可能なサンプリング速度よりもはるかに緩
やかに作動できるものである。したがって、第２１図の
ルーチンのサンプリング・キーロック・ライン４７を、
システムの性能に影響をおよぼすことなく遅延させるこ
とができる。

第１２図に２作業項目ＰＲＯＣＥＳＳ ＫＥＹＢＯＡＲＤ　　ＦＲＡＭＥを示すが、これは高優
先順位の作業待ち行列ビットＷＱＨＯがセットされたと
、第３図のブロック６９が判断したときに、作動させら
れる。制御はブロック１３１で始まるが、このブロック
において作業待ち行列ビットＷＱＨＯがリセットされる
０次いで、ブロック１３２がフレーム・ビット・カウン
タをリセットしてから、制御が判断ブロック１３３へ渡
される。ブロック１３３は鍵盤フレームを処理するのに
適切な時期かどうかを判断する。時期でなければ、制御
はブロック１３４へ移され、このブロックにおいて制御
が更新され、鍵盤受信モードになる。鍵盤フレームを処
理するのに適切な時期であれば、制御はブロック１３３
からブロック１３６へ移り、このブロックにおいて有効
な鍵盤フレームを鍵盤から受信済みであるかどうか判断
される。

受け取っていなければ、制御はブロック１３７へ移され
る。次いで、ブロック１３７．１３５および１３９が実
行され、「再信」コマンドを鍵盤へ送る。処理中に、ブ
ロック１３９は低優先順位の作業待ち行列ビットＷＱＬ
２をセットする。

有効なフレームを受信済みの場合、制御はブロック１３
６からブロック１３８へ移り、鍵盤フレームが鍵盤から
「再信」要求を含んでいるかどうか判断する。含まれて
いる場合には、制御は一連のブロック１４１．１４２お
よび１４３へ移され。

これらのブロックにおいて鍵盤へ送られた以前のフレー
ムを再送信する準備が行われる。処理中に、ブロック１
４３は低優先順位の作業待ち行列ビットＷＱＬ２をリセ
ットする。

フレームが「再信」要求を含んでいないとブロック１３
８が判断した場合、制御はブロック１４４へ移り、この
ブロックにおいて鍵盤の肯定応答が要求されているかど
うか判断される。背定応答が要求されている場合には、
制御は一連のブロック１４６．１４７．１４８および１
４９に渡され。

これらのブロックにおいて、鍵盤の応答がホストへの伝
送のために待ち行列に入れられる。この応答の待合せの
間に、ブロック４７は低優先順位の作業待ち行列ビット
ＷＱＬＩをセットする。ブロック１４９は次いで、制御
をブロック１３４へ渡してから、制御を正規の処理のメ
イン・ループへ戻す。

肯定応答が必要ない場合には、ブロック１４４は制御を
ブロック１５１へ渡して、肯定応答が必要ないとしても
、肯定応答を受け取っているかどうかを判定する。受け
取っているのであれば、制御はブロック１５２へ移され
、第２３図のＤＥルーチンを実行する。鍵盤が肯定応答
を送信していない場合には、制御はブロック１５１から
判断ブロック１５３および１５４へわたされ、特殊なキ
ーストロークの順序ｒＡＪまたはｒＢＪを受け取ってい
るかどうか判定する。

ブロック１５３がキーストローク順序ｒＡＪを受け取っ
ていると判断した場合、制御はブロック１５５へ渡され
、このブロックにおいて高優先順位の作業待ち行列ビッ
トＷＱＨ２がセットされる。

ブロック１５４がキーストローク順序ｒＢＪを受け取っ
ていると判断した場合、制御はブロック１５６へ渡され
、このブロックにおいて高優先順位の作業待ち行列ビッ
トＷＱＨＩがセットされる。

制御は次いで、ブロック１５７へ渡され、このブロック
において鍵盤フレームはホストへの伝送のために、待ち
行列に入れられ、キーの可聴のクリック音が発生される
。制御は次いで、ブロック１５８へ渡され、第２４図の
ＩＣルーチンが実行され、その後ブロック１５９へ渡さ
れ、このブロックにおいて低優先順位の作業待ち行列ビ
ットＷＱＬＩがセットされる。制御は次いで、ブロック
１３４へ渡され、その後第３図のブロック６７へ戻され
る。

特別なキーストローク順序ｒＢＪは好ましい実施例にお
いては、システムのリセットに対するユーザ要求として
使用され、特別な順序「Ａ」はシステム・トラップをセ
ットするためのユーザ要求として使用される。

第１３図および第１４図は、それぞれ作業待ちう列ビッ
トＷＱＨ１およびＷＱＨ２によって作動させられるＩＮ
ＩＴＩＡＴＥ　　ＳＹＳＴＥＭＲＥＳＥＴおよびＩＮＩ
ＴＩＡＴＥ　　ＳＹＳＴＥＭＴＲＡＰに対する作業項目
を示すものである。第１３図において、ブロック１６１
はマイクロコントローラ３６（第１図）のシステム・リ
セット・ライン４９を作動させる。ブロック１６２は次
いで１作業待ち行列ビットＷＱＨＩをリセットする。

第１４図において、ブロック１６３は作業待ち行列ビッ
トＷＱＨ２をリセットし、ブロック１６４はマイクロコ
ントローラ３６（第１図）のシステム・トラップ・ライ
ン４８を作動させる。制御は次いで、第３図のブロック
６７へ戻される。

第１５図は作業項目ＰＲＯＣＥＳＳ ＳＥＲＩＡＬ　　ＰＯＲＴ　　ＲＩを示すものであり、
この作業項目は高優先順位のビットＷＱＨ４がセットさ
れたと、第３図のブロック７２が判断した場合に、作動
させられる。

ブロック１６６はビットＷＱＨ４をリセットし、制御を
判断ブロック１６７へ渡して、ＵＡＲＴフレームを処理
するに適切な時期かどうかを判断する。適切な時期でな
い場合には、制御はブロック１７５へ渡され、このブロ
ックにおいてマイクロコントローラ３６（第１図）の５
ＩＮＴ割込が割込可能となされてから、制御が第３図の
ブロック６７へ戻される。

ブロック１６７がＵＡＲＴフレームを処理するに適切な
時期であると判断した場合、制御はブロック１６８へ移
され、このブロックにおいて有効なフレームＵＡＲＴか
ら受け取っているかどうかが、判断される。受け取って
いる場合には、制御はブロック１６８へ移され、このブ
ロックにおいてＵＡＲＴから受け取った情報が、ホスト
への伝送のために待ち行列に入れられる。受け取ってい
ない場合には、制御はブロック１７５へ渡され、上記と
まったく同一の操作が行われる。

ブロック１６９がホストへの伝送のために、ＵＡＲＴ情
報を待ち行列へ入れてから、制御はブロック１７０へ移
され、このブロックにおいて低優先順位の作業待ち行列
ビットＷＱＬＩがセットされる。制御は次いで、ブロッ
ク１７５へ渡され、その後制御は第３図のブロック６７
へ戻される。

第１６図に１作業項目ＣＨＥＣＫ　　ＨＯ５ＴＴＲＡＮ
ＳＭＩＴを示す、この作業項目は、作業待ち行列レジス
タ４６（第１図）のビットＷＱＨ５がセットされたこと
を、第３図の一ブロック７３が認識した場合に１作動さ
せられる。

制御はブロック１７１で始まり、このブロックにおいて
ホストへの以前の送信が受け入れられたかどうかが、判
断される。受入れられていない場合、制御は直ちに、第
３図のブロック６７へ戻される。ホストへの以前の伝送
が受入れられている場合には、制御はブ晶ツク１７１か
らブロック１７２へ移され、このブロックにおいて作業
待ち行列ビットＷＱＨ５がリセットされる。

制御は次いで、ブロック１７３へ渡され、新なホストへ
の伝送の準備ができているかどうか判断さ九る。準備が
できている場合には、制御はブロック１７４へ移され、
このブロックにおいてデータ源の識別およびデータが周
辺インタフェース回路３７（第１図）のピンに書き込ま
れる。制御は次いで、判断ブロック１７７へ移されるが
、このブロックは新なホストへの伝送の準備ができてい
ないと、判断ブロック１７３が判断した場合に。

制御が直接されるブロックである。

ＵＡＲＴブロックに伝送の準備ができていると。

判断ブロック１７７が判断した場合、制御はブロック１
７８へ移され、このブロックにおいてＵＡＲＴブロック
・バイトが待ち行列から出され、ホストへの伝送の準備
がなされる。ＵＡＲＴブロックに伝送の準備ができてい
ないと、判断ブロック１７７が判断した場合、制御はブ
ロック１７９へ移され、このブロックにおいてＲＡＭブ
ロックにホストへの伝送の準備ができているかどうかが
、判断される。ＲＡＭブロックはホスト３０によって要
求され、ホストへ送ることのできる情報を含んでいる、
第１図のＲＡＭ４０に格納されている複数個のバイトで
ある。たとえば、ＲＡＭ４０のバイトのブロックを使っ
て、装置エラーの記憶を格納することができるが、この
記録をホストが使用して、診断を行うことができる。Ｒ
ＡＭブロックに伝送の準備ができていない場合には、制
御は直ちに、第３図のブロック６７へ戻される。準備が
できている場合には、制御はブロック１７９がらブロッ
ク１８１へ渡され、このブロックにおいてＲＡＭブロッ
クが待ち行列から出され、ホストへの伝送の準備がなさ
れる６作業項目ＣＨＥＣＫＨＯ８Ｔ　　ＴＲＡＮＳＭＩ
Ｔが完了すると、制御は第３図のブロック６７へ渡され
る。

第１７図は作業項目ＰＲＯＣＥＳＳ　　ＨＯ３ＴＣＯＭ
ＭＡＮＤを示すものであり、この作業項目は第４図のブ
ロック８３が低優先順位の作業待ち行列ビットＷＱＬＩ
Ｏの存在を認識した場合に、開始される。制御はブロッ
ク１８２で始まり、このブロックにおいてビットＷＱＬ
Ｏがリセットされてから、制御が判断ブロック１８３へ
移され、このブロックにおいてホストのコマンドが復号
される。ブロック１８３は次いで、ブロック１８４のひ
とつを作動させ、適切な機能を行って、復号されたホス
トのコマンドを満たす。制御は次いで。

ブロック１８６へ渡され、このブロックにおいて適切な
ホストのコマンドの応答に、ホストへの返信の準備がな
される。ブロック１８７は次いで、高優先順位の作業待
ち行列のビットＷＱＨ５をセットし、制御をブロック１
８８へ渡すが、このブロックにおいてマイクロコントロ
ーラ３６（第１図）の割込ＥＸＴＩＩが割込可能とされ
る。制御は次いで、第４図のブロック８６へ戻される。

第１８図は作業項目ＰＲＯＣＥＳＳ　　ＨＯ８ＴＴＲＡ
ＮＳＭＩＴ　　ＩＮＦＯＲＭＡＴＩ○Ｎを示すものであ
って、この作業項目は第４図の判断ブロック８７が、低
優先順位の作業、待ち行列ビットＷＱＬＩの存在を認識
した場合に、作動させられる。

制御は判断ブロック１８９で始まり、このブロックにお
いてホスト・データ伝送バッファの可用性がチェックさ
れる。バッファが利用できない場合、制御は直ちに、第
４図のブロック８６へ戻される。バッファが利用できる
場合、マイクロコントローラ３６（第１図）の５個の異
なるデータ源の１つからのデータを、受入れることがで
きる。

このデータには次のものが含まれている。装置エラー・
コード、ＵＡＲＴブロック、ｓｉａバイト。

情報コード、またはＲＡＭブロック。これらのデータ源
はこの優先順序で１判断ブロック１９１−１９５によっ
てチェックされる。判断ブロック１９１−１９５の１つ
がそれぞれのデータ源からの待ち合わせデータの存在を
検出すると、制御は図示のように、ブロック１９６−２
００の１つへ移される。ホストへの伝送のためのデータ
が待ち行列に入っていることを、判断ブロック１９１−
１９５のいずれもが検出しなかった場合、処理は終了さ
れる。

ブロック１９６−２００の内作動しているものが、ホス
ト伝送バッファへのデータの待ち行列からの取り出しを
完了すると、制御はブロック２゜ｌへ渡され、このブロ
ックにおいて高優先順位の作業待ち行列ビットＷＨＱ５
がセットされる。制御は次いで、ブロック２０２へ渡さ
れ、このブロックにおいて作業待ち行列ビットＷＱＬＩ
がセットそされたままになっているかどうかが１判断さ
れる。ホストへ伝送されるべき他のデータが残っている
場合には、ビットＷＱＬＩがセットされたままとなる。

それ以外の場合には、ビットＷＱＬ１がリセットされる
。制御は次いで、第４図のブロック８６へ渡される。

第１９図は作業項目ＰＲＯＣＥＳＳ ＫＥＹＶＯＡＲＤ　　ＴＲＡＮＳＭＩＴを示すものであ
り、この作業項目は作業待ち行列ビットＷＱＬ２がセッ
トされたと、第４図のブロック８６が判断した場合に、
作動させられる。制御はブロック２０３で始まり、この
ブロックにおいて鍵盤へデータを伝送するに適切な時期
であるかどうかが、判断される。適切な時期でない場合
、作業項目の実行は停止され、制御は第４図のブロック
８６へ渡される。ブロック２０３が背定した場合、制御
はブロック２０４へ渡され、このブロックにおいて「送
信要求」プロトコルがマイクロコントローラ３６と鍵盤
３３（両者とも第１図に示す）との間で開始される。第
２３図ＤＥルーチンが次いで実行され、ブロック２０４
が発見したエラーを報告する。次いで、作業待ち行列ビ
ットＷＱＬ２がブロック２０５によって、リセットされ
る。

ブロック２０６は次いで状況ＷＡＩＴ ＫＥＹＢＯＡＲＤ　　ＴＲＡＮＳＭＩＴＣＩＭＰＬＥＴ
Ｅをセットし、制御をブロック２０７へ渡すが、このブ
ロックにおいて「送信要求」プロトコルが完了する。Ｄ
Ｅシル−ンが再度実行され、次いでブロック２０８は第
６図の割込サービス°ルーチンによってリセットされる
べき、鍵盤への伝送が完了したことを示す状況ビットＷ
ＡＩＴ　　ＫＥＹＶＯＡＲＤ　　ＴＲＡＮＳＭＩＴＣＯ
ＭＰＬＥＴＥを待つ。

次いで、ＤＥシル−ンが再度実行され、その後ブロック
２０９による鍵盤インタフェース状況が更新され、その
後ＤＥシル−ンがまた実行される。

作業項目ＰＲＯｃＥｓｓ　　ＫＥＹＢＯＡＲＤ　　ＴＲ
ＡＮＳＭＩＴが完了すると、制御が第４図のブロック８
６へ渡される。

第２０図は作業項目ＣＨＥＣＫ　　ＵＡＲＴ　　ＴＩＭ
ＥＯＵＴを示したものであり、この作業項目は低優先順
位の作業待ち行列ビットＷＱＬ３がセットされたことを
、第４図の判断ブロック９０が検出したときに、作動さ
せられる。制御はブロック２１１で始まり、このブロッ
クにおいてＵＡＲＴ待ちカウンタが１だけ減らされる０
判断ブロック２１２が次いで、ＵＡＲＴ待ちカウンタを
読み取り、カウントが１以上であれば、制御を第４図の
ブロック８６へ戻す。カウントがゼロに等しく。

ＵＡＲＴ４２　（第１図）に問題がある可能性を示して
いる場合には、ブロック２１２は制御をブロック２１３
へ渡し、このブロックにおいて作業待ち行列ビットＷＱ
Ｌ３がリセットされる１次いで、ＤＥシル−ンが実行さ
れね潜在的なＵＡＲＴの問題をホストへ報告する。これ
は作業項目　ＣＨＥＣＫ　　ＵＡＲＴ　　ＴＩＭＥＯＵ
Ｔが完了したことを知らせるものであり、制御は第４図
のブロック８６へ戻る。

第２１図は作業項目ＣＨＥＣＫ ＫＥＹＬＯＣＫ　　５ＷＩＴＣＨを示すものであり、こ
の作業項目は低優先順位の作業待ち行列ビットＷＱＬ４
の存在を第４図の判断ブロック９１が検出したときに、
作動させられる。制御はブロック２１４で始まり、この
ブロックにおいてキーロック・スイット・ライン４７（
第１図）のサンプリングが行われる。制御は次いで、ブ
ロック２１６へ渡され、このブロックにおいてキーロッ
ク・スイッチの状況が計算される。ＩＣ（第２４図）ル
ーチンが次いで実行され、ホストへ報告するためのキー
ロック状況が準備される。制御は次いで。

第４図のブロック８６へ渡される。

第２２図は作業項目ＣＨＥＣＫ ＫＥＹＶＯＡＲＤ　　ＲＥＣＥＩＶＥ　　ＣＯＭＰＬＥ
ＴＥを示すものであり、この作業項目は低優先順位の作
業待ち行列ビットＷＱＬ５がセットされたことを、判断
ブロック９２が認識することによって作動させられる。

制御はブロック２１７で始まり、このブロックにおいて
鍵盤待ちカウンタが減らされる。次いで、判断ブロック
２１８が鍵盤待ちカウンタの値を判断し、カウントが１
以上であれば、制御を第４図のブロック８６へ戻す、カ
ウントがゼロであって、鍵盤３３（第１図）に装置エラ
ーが存在する可能性を示している場合には。

制御はブロック２１９へ移され、このブロックにおいて
作業待ち行列ビットＷＱＬ５がリセットされる。ＤＥシ
ル−ンが次いで実行され、鍵盤装置エラーをホストへ報
告する準備をする０次いで。

鍵盤インタフェースがブロック２２０において、鍵盤の
モードを「受信Ｊに変更することも含めてクリアされ、
制御は第４図のブロック８６へ戻される。

第２３図および第２４図はそれぞれ、条件材は装置エラ
ー（ＤＥ）ルーチンおよび情報コード（Ｉ　Ｃ）待合せ
ルーチンを示すものである。これらのルーチンは、上記
の割込サービス・ルーチン（第５図−第１１図）および
作業順（第１２図−第２２図）の全般にわたって呼び出
され、装置エラーや情報コードをホストへ報告する。

制御は判断ブロック２２１における第２３図のＤＥシル
−ンで始まり、このブロックにおいて装置エラーを報告
すべきかどうか判断される。報告すべきでない場合には
、制御はＤＥシル−ンを呼び出したより高次のプログラ
ムへ戻される。装置エラーを報告すべき場合には、制御
はブロック２２２へ渡され、このブロックにおいてエラ
ー・コードはホストへの伝送のために待ち行列に入れら
れる。ブロック２２３は次いで、低優先順位の待ち行列
ビットＷＱＬＩをセットし、制御を高次のプログラムへ
戻す。

第２４図のＩＣルーチンは判断ブロック２２°４におい
て制御を開始し、情報コードを報告する必要があるかど
うか判断する。報告する必要がない場合には、制御は直
ちに、ＩＣルーチンを呼び出した高次のプログラムへ戻
される。情報コードを報告すべき場合には、制御はブロ
ック２２４からブロック２２６へ渡され、このブロック
において情報コードはホストへの伝送のために待ち行列
へ入れられる。制御は次いで、ブロック２２７へ渡され
、このブロックにおいて低優先順位の作業待ち行列ビッ
トＷＱＬＩがセットされる。ＩＣルーチンが次いで完了
し、制御はＩＣルーチンを呼び出した高次のプログラム
へ戻る。

本明細書記載の好ましい実施例が説明のためのものであ
り、それ数本発明を制限するものと解釈してはならない
ことが理解されよう。本技術分野の技術者には、本明細
書記載の好ましい実施例の形態および細部に関する変更
が、本発明の精神および範囲を逸脱することなく行いう
ろことが理解されよう。

【図面の簡単な説明】

第１図は１本発明を用いた通信アダプタである。 第２図は、第１図の回路における割込要求に応答する制
御の流れを示すフローチャートである。 第３図は、第１図の回路における正規の処理の際のメイ
ン制御ループにおける制御の流れを示すフローチャート
である。 第４図は、第３図で検出された低優先順位の作業項目の
処理の際の制御の流れを示すフローチャートである。 第５図は、第２図で検出された ＫＥＹＶＯＡＲＤ　　ＲＥＣＥＩＶＥ ＩＮＴＥＲＲＵＰＴ要求に対するサービス・ルーチンの
制御の流れを示すフローチャートである。 第６図は、第２図で検出された ＫＥＹＶＯＡＲＤ　　ＴＲＡＮＳＭＩＴＩＮＴＥＲＲＵ
ＰＴ要求に対するサービス・ルーチンの制御の流れを示
すフローチャートである。 第７図は、第２図で検出されたＴＩＭＥＯＵＴＴＩＭＥ
ＲＩＮＴＥＲＲＵＰＴ要求に対するサービス・ルーチン
の制御の流れを示すフローチャートである。 第８図は、第２図で検出されたＨＯ８ＴＩＮＴＥＲＲＵ
ＰＴ要求に対するサービス・ルーチンの制御の流れを示
すフローチャートである。 第９図は、第２図で検出された５ＰＥＡＫＥＲＥＲＥＱ
ＵＥＮＣＹ　　ＩＮＴＥＲＲＵＰＴ　　１要求に対する
サービス・ルーチンの制御の流れを示すフローチャート
である。 第１０図は、第２図で検出された５ＰＥＡＫＥＲＦＲＥ
ＱＵＥＮＣＹ　　ＩＮＴＥＲＲＵＰＴＯの要求に対する
サービス・ルーチンの制御の流れを示すフローチャート
である。 第１１図は、第２図で検出されたＵＡＲＴ　　ＩＮＴＥ
ＲＲＵＰＴ要求に対するサービス・ルーチンの制御の流
れを示すフローチャートである。 第１２図は、第３図で検出された作業項目ＰＲＯＣＥＳ
Ｓ　　ＫＥＹＢＯＡＲＤ　　ＦＲＡＭＥを実行するため
の制御の流れを示すフローチャートである。 第１３図は、第３図で検出された作業項目ＩＮＩＴＩＡ
ＴＥ　　ＳＹＳＴＥＮＭ　　ＲＥＳＥＴを実行するため
の制御の流れを示すフローチャートである。 第１４図は、第３図で検出された作業項目ＩＮＩＴＩＡ
ＴＥ　　ＳＹＳＴＥＭ　　ＴＲＡＰを実行するための制
御の流れを示すフローチャートである。 第１５図は、第３図で検出された作業項目ＰＲＯＣＥＳ
Ｓ　　５ＥＲ４ＡＬ　　ＰＯＲＴ　　ＲＩを実行するた
めの制御の流れを示すフローチャートである。 第１６図は、第３図で検出された作業項目ＣＨＥＣＫ　
　ＨＯ８Ｔ　　ＴＲＡＮＳＭＩＴを実行するための制御
の流れのフローチャートである。 第１７図は、第４図で検出された作業項目ＰＲＯＣＥＳ
Ｓ　　ＨＯ３Ｔ　　ＣＯＭＭＡＮＤを実行するための制
御の流れのフローチャートである。 第１８図は、第４図で検出された作業項目ＰＲＯＣＥＳ
Ｓ　　ＨＯ８Ｔ　　ＴＲＡＮＳＭＩＴＩＮＦＯを実行す
るための制御の流れのフローチャートである。 第１９図は、第４図で検出された作業項目ＰＲＯＣＥＳ
Ｓ　　ＫＥＹＢＯＡＲＤ ＴＲＡＮＳＭＩＴを実行するための制御の流れのフロー
チャートである。 第２０図は、第４図で検出された作業項目ＣＨＥＣＫ　
　ＵＡＲＴ　　ＴＩＭＥＯＵＴを実行するための制御の
流れのフローチャートである。 第２１図は、第４図で検出された作業項目ＣＨＥＣＫ　
　ＫＥＹＬＯＣＫ　　５ＷＩＴＣＨを実行するための制
御の流れのフローチャートである。 第２２図は、第４図で検出された作業項目ＣＨＥＣＫ　
　ＫＥＹＢＯＡＲＤ　　ＲＥＣＥＩＶＥＣＯＭＰＬＥＴ
Ｅを実行するための制御の流れのフローチャートである
。 第２３図は、本発明による条件付は装置エラー待合せ手
順の制御の流れのフローチャートである。′第２４図は
、本発明による条件付は情報コード待合せ手順の制御の
流れのフローチャートである。 第１図 第２図 第２２図

Claims (3)

【特許請求の範囲】
1. （１）割込駆動ディジタル処理システムを操作する方法
   において、 割込要求を受け取って、前記システムの正規の処理に対
   して割込を行うこと、 前記の割込要求を満たすために実行されるべき所定の作
   業項目を識別し、待ち行列に入れて作業項目の待ち行列
   を形成することによって、前記の割込要求のサービスを
   行うこと、 正規の処理を復帰させること、 正規の処理の間に、前記作業項目内の作業項目を実行す
   ることを包含しており、 これによって、前記の割込要求のサービスを行う際に、
   正規の処理を最少限の時間の間中断することを特徴とす
   る、 割込駆動ディジタル処理システムの割込制御方法。
2. （２）一定数の割込源からの割込要求を受け取るための
   手段と、 前記の割込要求を満たすために実行されるべき所定の作
   業項目を識別し、待ち行列に入れて作業項目待ち行列を
   形成するための、前記受け取り手段に応答する手段と、 前記作業項目待ち行列をステップするための手段と、 各作業項目にしたがって個々のタスクを実行するための
   、前記ステップ手段に応答する手段とを包含する、 ディジタル・システムで使用される割込制御装置。
3. （３）作業項目待ち行列内の作業項目を実行することを
   含めて、正規の処理を行うための処理手段と、 複数個の割込要求の１つに応答して、正規の処理に割込
   を行うための手段と、 前記の割込要求を満たすために実行されるべき作業項目
   を識別し、待ち行列に入れることによって、前記の割込
   要求をサービスするための、前記割込手段に応答する手
   段と、 前記サービス手段が前記の割込要求をサービスした後、
   正規の処理を復帰させるための手段とを包含しており、 これによって、前記の割込要求のサービスを行う際に、
   正規の処理を最少限の時間の間中断する、ホスト処理装
   置と複数個の入出力装置との間のディジタル通信を構成
   するための割込制御装置。