JPS5945555A - 割込処理システムの構成 - Google Patents
割込処理システムの構成Info
- Publication number
- JPS5945555A JPS5945555A JP15620382A JP15620382A JPS5945555A JP S5945555 A JPS5945555 A JP S5945555A JP 15620382 A JP15620382 A JP 15620382A JP 15620382 A JP15620382 A JP 15620382A JP S5945555 A JPS5945555 A JP S5945555A
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- JP
- Japan
- Prior art keywords
- data
- processing
- cpu
- priority
- terminal
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ処理において、ＣＰＵのデータ処理能力
を低下させることなく、多種類かつ多片の情報を処理で
きるようにしたデータ処理システムの構成に関する。
を低下させることなく、多種類かつ多片の情報を処理で
きるようにしたデータ処理システムの構成に関する。
従来の一般的なデータ処理システムの概念図は図１に示
す如く、端末側とじＰＵが並列に接続されておｊ５、Ｃ
ＰＵは常に端末側の情報入力があるか否かの監視や多数
の割込処理を行なわなければならない。これらに対する
処理１方法としてｌｄ Ｔ ＳＳ（タイムシェアリング
システム）があるが、端末数が多くなると必然的ＶＣ端
末当たりの処理時間の効率が甚くなり、その結果システ
ム全体のデータ処理能力の低下をもたら１−のである。
す如く、端末側とじＰＵが並列に接続されておｊ５、Ｃ
ＰＵは常に端末側の情報入力があるか否かの監視や多数
の割込処理を行なわなければならない。これらに対する
処理１方法としてｌｄ Ｔ ＳＳ（タイムシェアリング
システム）があるが、端末数が多くなると必然的ＶＣ端
末当たりの処理時間の効率が甚くなり、その結果システ
ム全体のデータ処理能力の低下をもたら１−のである。
例えば工場内においてコンピュータによる全工程的管理
をする場合には、多くの端末からの情報を効率良く受け
とシ、迅速に処理した後、端末にフィードバックする能
力がＣＰＵＫ要求されることが多い。
をする場合には、多くの端末からの情報を効率良く受け
とシ、迅速に処理した後、端末にフィードバックする能
力がＣＰＵＫ要求されることが多い。
しかし従来のシステムでは、全３″ｔ；？１末を常時監
視する必要があるためにこの要求を満足することは困が
１６である。本発明はかかる欠点を除去したもので、そ
の目的ハ、優先順位別スタックメモリを端末とＣＰＵ０
間に置きＣＰＵ内の割込処理時間を減少させることによ
ｐ、ＣＰＵの割込処Ｆｌ！ Ｋ関する負担を軽減させ、
システム的によシ高度な処理を可能にすることである。
視する必要があるためにこの要求を満足することは困が
１６である。本発明はかかる欠点を除去したもので、そ
の目的ハ、優先順位別スタックメモリを端末とＣＰＵ０
間に置きＣＰＵ内の割込処理時間を減少させることによ
ｐ、ＣＰＵの割込処Ｆｌ！ Ｋ関する負担を軽減させ、
システム的によシ高度な処理を可能にすることである。
以下実施例に基づいて本発明の詳細な説明する。
第２図は本発明の実施例の一つを示したものである。第
２図において、１は（ｔＴ報淵である、例えば温度、湿
度、製品の位置、加工する箇所の形状、あるいは必要な
データをＣＰＵに要求する命令等多秒にわたる情報を含
んでいる。２は端末３ｄ、工／′凸、４はすブＣＰＵで
あシ、３の工／６及び４のサブＣＰＵは２の端末に含ま
れる。５はデータ分岐制御装置、６は処理の優先順位の
高いデータを収容するメモリ、７は次に優先順位の高い
データを収容するメモリ、８はメインＣＰＵである。ま
た９はメインＣＰＵとＶま別の処理を行うときに使用中
るＣＰＵであシ、１０は補助メモリである。
２図において、１は（ｔＴ報淵である、例えば温度、湿
度、製品の位置、加工する箇所の形状、あるいは必要な
データをＣＰＵに要求する命令等多秒にわたる情報を含
んでいる。２は端末３ｄ、工／′凸、４はすブＣＰＵで
あシ、３の工／６及び４のサブＣＰＵは２の端末に含ま
れる。５はデータ分岐制御装置、６は処理の優先順位の
高いデータを収容するメモリ、７は次に優先順位の高い
データを収容するメモリ、８はメインＣＰＵである。ま
た９はメインＣＰＵとＶま別の処理を行うときに使用中
るＣＰＵであシ、１０は補助メモリである。
第３図は端末とメインＣＰＵ間でやシとシするデータの
構造の一例を示したものであり、１は優先順位、２はこ
のデータの行先、３Ｖ！命令、４は情報源からのデータ
を端末側サブＣＰＵが処理したデータを収容している部
分である。
構造の一例を示したものであり、１は優先順位、２はこ
のデータの行先、３Ｖ！命令、４は情報源からのデータ
を端末側サブＣＰＵが処理したデータを収容している部
分である。
第２図に従って一連のデータ処理の具体例をあげて以下
に詳述する。１情報源のうちの例として温度を取９上げ
ると、２端末の３工４が温度をデジタル量に変換し、サ
ブＣＰＵが設定温度と許容温度範囲とを比較し、１，４
を通じて温度の制御を行う。この制御はこの端末の能力
１・１ｊ１囲内で行なわれるのでメインＣＰＵに比べて
低級の処理になるために、仮にこの能力前）１間を、１
Ｊｌｉえ／（ものに関しては制御不能になることもあり
イ′Ｉる。このｊメｈ合は以下に示す一連のシーケンス
により、ηｌ′；Ｉｌ ｍｌ制御が効率的に行なわれる
。２端末の能力でｄ−処理不可能な温度変化があったと
きに、第３図のデータ構造の内、（１］ｆ！ｉ！：先ｌ
１Ｆｉ位を最高［］、 、 １２１行先Ｈメイｙ ｃ
ｐＵ 、 ＋３１命令は温度下げよ、（４１データは現
在温度、不良内容等を入れて、第２１２Ｉの５分岐制御
装置に送り出す。５分岐制御装置Ｑ、（このデータを６
最優先メモリに転送する。このメモＩＪ Ｋは他に２位
優先メモリや３位、４位と優先１１１ｉ’ｔの異なるメ
モリがあり、メインＣＰＵは作先度のＩ−７；いメモリ
内のデータから処理していく。ここで端末側からの一つ
のデータの長さには制限があるブヒめに見かけ上は倫先
処理付の時分割多重処理になる。メインメモリが７の次
位優先メモリのデータを処理していた蒔に６の１位優先
メモリにデータが入ったならＵ−現在の処理を終了後、
直ちに６の１位優先メ舌すからのデータを最優先にして
取シ込む。次にデータ内容に従った処理を行う。この例
では、温度上昇の全システム的原因を調べるために各端
末に命令を含んだデータを送出する。
に詳述する。１情報源のうちの例として温度を取９上げ
ると、２端末の３工４が温度をデジタル量に変換し、サ
ブＣＰＵが設定温度と許容温度範囲とを比較し、１，４
を通じて温度の制御を行う。この制御はこの端末の能力
１・１ｊ１囲内で行なわれるのでメインＣＰＵに比べて
低級の処理になるために、仮にこの能力前）１間を、１
Ｊｌｉえ／（ものに関しては制御不能になることもあり
イ′Ｉる。このｊメｈ合は以下に示す一連のシーケンス
により、ηｌ′；Ｉｌ ｍｌ制御が効率的に行なわれる
。２端末の能力でｄ−処理不可能な温度変化があったと
きに、第３図のデータ構造の内、（１］ｆ！ｉ！：先ｌ
１Ｆｉ位を最高［］、 、 １２１行先Ｈメイｙ ｃ
ｐＵ 、 ＋３１命令は温度下げよ、（４１データは現
在温度、不良内容等を入れて、第２１２Ｉの５分岐制御
装置に送り出す。５分岐制御装置Ｑ、（このデータを６
最優先メモリに転送する。このメモＩＪ Ｋは他に２位
優先メモリや３位、４位と優先１１１ｉ’ｔの異なるメ
モリがあり、メインＣＰＵは作先度のＩ−７；いメモリ
内のデータから処理していく。ここで端末側からの一つ
のデータの長さには制限があるブヒめに見かけ上は倫先
処理付の時分割多重処理になる。メインメモリが７の次
位優先メモリのデータを処理していた蒔に６の１位優先
メモリにデータが入ったならＵ−現在の処理を終了後、
直ちに６の１位優先メ舌すからのデータを最優先にして
取シ込む。次にデータ内容に従った処理を行う。この例
では、温度上昇の全システム的原因を調べるために各端
末に命令を含んだデータを送出する。
次にメインＣＰＵは引き続いて他のメモリデータの処理
を続ける。メインＣＰＵから命令を受けた端末はメイン
ＣＰＵの必要とするデータを、同じシーケンスで送る。
を続ける。メインＣＰＵから命令を受けた端末はメイン
ＣＰＵの必要とするデータを、同じシーケンスで送る。
これらの一連のプロセスによシメインＣＰＵけ温度上昇
の全工場的原因を知シその対策を行うことができる。こ
のように従来のシステムの様にＣＰＵが端末の監視及び
割込等を総て受は持つ方式に比べて本発明を用いればＣ
ＰＵは複雑な割込処理から開放され、かつ端末の増加に
よる負荷も従来方式に比べて格段に減少するのである。
の全工場的原因を知シその対策を行うことができる。こ
のように従来のシステムの様にＣＰＵが端末の監視及び
割込等を総て受は持つ方式に比べて本発明を用いればＣ
ＰＵは複雑な割込処理から開放され、かつ端末の増加に
よる負荷も従来方式に比べて格段に減少するのである。
本発明は、割込処理システムの構造として、端末とＣＰ
Ｕの間にデータ分岐装置、優先別メモリを配置すること
によりＣＰＵ内における割込処理を軽減し、データ処理
の効率化を進める上で有用な技術である。
Ｕの間にデータ分岐装置、優先別メモリを配置すること
によりＣＰＵ内における割込処理を軽減し、データ処理
の効率化を進める上で有用な技術である。
第１図は従来のアータ処押ンステムのｉ！７ 念１；？
ｌ、１−情報源 ２−１７６のみの〈・１°１′１１
末、３− ＣＰ Ｕ４−補助メモリ ε１ル２図は本発明のテーク処」甲ンステムの（１，（
念図１−情報源 ２−舊′１ミ末 ３−１４４−サブｃ
ＰＵ ５−データ分岐制御鮎ｊｉ：’ｊ （ｉ−千町
・′・先ｊｌｌｌ′１位１のメモリ ７−優先１１１１
４位２のメモリ ８−メインＣＰＵ、９−他のＣＰＵ−
川−補助メモり第３図にＬデータの内部構造の概念し１
１−優先順位 ２−行先 ３−命令 ４−データ以
上 出願人 株式会社Ｒ４Ｖ訪Ｘｒｌ ＬＴ−、、舎代理人
弁理土星 上 務
ｌ、１−情報源 ２−１７６のみの〈・１°１′１１
末、３− ＣＰ Ｕ４−補助メモリ ε１ル２図は本発明のテーク処」甲ンステムの（１，（
念図１−情報源 ２−舊′１ミ末 ３−１４４−サブｃ
ＰＵ ５−データ分岐制御鮎ｊｉ：’ｊ （ｉ−千町
・′・先ｊｌｌｌ′１位１のメモリ ７−優先１１１１
４位２のメモリ ８−メインＣＰＵ、９−他のＣＰＵ−
川−補助メモり第３図にＬデータの内部構造の概念し１
１−優先順位 ２−行先 ３−命令 ４−データ以
上 出願人 株式会社Ｒ４Ｖ訪Ｘｒｌ ＬＴ−、、舎代理人
弁理土星 上 務
Claims (1)
- ＣＰＨの割込処理において、分岐制御装置が端末からの
データを優先順位別に複数のスタックメモリに送出し、
それらの優先順位別スタックメモリをＣＰＵが監視する
ことにより割込処理を行うことを特徴とする割込処理シ
ステムの構成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15620382A JPS5945555A (ja) | 1982-09-07 | 1982-09-07 | 割込処理システムの構成 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15620382A JPS5945555A (ja) | 1982-09-07 | 1982-09-07 | 割込処理システムの構成 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5945555A true JPS5945555A (ja) | 1984-03-14 |
Family
ID=15622615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15620382A Pending JPS5945555A (ja) | 1982-09-07 | 1982-09-07 | 割込処理システムの構成 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945555A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61105644A (ja) * | 1984-10-29 | 1986-05-23 | Hitachi Ltd | 情報処理方式 |
| JPS61201339A (ja) * | 1985-02-28 | 1986-09-06 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 割込制御装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4940602A (ja) * | 1972-08-24 | 1974-04-16 | ||
| JPS5578319A (en) * | 1978-12-08 | 1980-06-12 | Hitachi Ltd | Information processing system |
| JPS5725030A (en) * | 1980-07-23 | 1982-02-09 | Fujitsu Ltd | Intersubsystem communication system |
| JPS5860333A (ja) * | 1981-10-07 | 1983-04-09 | Hitachi Ltd | 複数端末装置の優先制御方法 |
-
1982
- 1982-09-07 JP JP15620382A patent/JPS5945555A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4940602A (ja) * | 1972-08-24 | 1974-04-16 | ||
| JPS5578319A (en) * | 1978-12-08 | 1980-06-12 | Hitachi Ltd | Information processing system |
| JPS5725030A (en) * | 1980-07-23 | 1982-02-09 | Fujitsu Ltd | Intersubsystem communication system |
| JPS5860333A (ja) * | 1981-10-07 | 1983-04-09 | Hitachi Ltd | 複数端末装置の優先制御方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61105644A (ja) * | 1984-10-29 | 1986-05-23 | Hitachi Ltd | 情報処理方式 |
| JPS61201339A (ja) * | 1985-02-28 | 1986-09-06 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 割込制御装置 |
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