JPH0619718B2 - 割込制御装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ディジタル処理システムにおける割込制御方
法及び割込制御装置 ［開示の概要］ 複数個の割込源から受け取った割込要求のサービスを行
うためのルーチンを包含する、割込駆動ディジタル処理
システムを開示する。割込要求の各々はシステム内の正
規の処理に割込を行い、受け取った割込要求を直ちに満
たすのに必要な所定の作業項目を実行する。作動してい
るサービス・ルーチンは次いで、受け取った割込要求を
完全に満たすには実行しなければならないが、実行を後
で行ってシステムの性能に影響をおよぼさないようにで
きる個々の作業項目を識別し、待ち行列に入れる。次い
で、正規の処理が復帰させられ、待ち行列に入れられた
実行される。これによって、個々の割込要求のサービス
を行う際に、正規の処理が最少限の時間の間、中断され
る。また、待ち行列内の作業項目には、正規の処理の間
に、実行の優先順位がつけられ、ディジタル処理システ
ムの性能を最適化する。開示された好ましい実施例は、
ホスト処理装置と複数個の入出力装置との間の通信を構
成するためのディジタル通信アダプタである。

［従来の技術］ 複数個の割込源が生成した複数個の割込要求に応答する
典型的なディジタル処理システムにおいて、各割込要求
によって、システムは正規の処理を終了し、独自の一連
の処理ステップないし作業項目を遂行し、特定の割込要
求を満たす。独自の一連の作業項目は、本技術分野にお
いて割込制御装置と呼ばれるものによって処理される。

典型的な優先化割込システムにおいて、割込源のそれぞ
れには、高い優先順位から比較的低い優先順位までの範
囲にわたる所定の優先レベルが与えられる。高優先順位
の割込要求は正規の処理に割り込めるだけではなく、低
優先順位の割込要求の処理にも割込を行うことができ
る。逆に、低優先順位の割込要求は正規の処理に割込を
行うことができるが、同等またはより高い優先順位の割
込要求の処理に割り込むことはできない。

しばしば見られるように、所定の割込要求を完全に満た
すために、実行する必要のある一連の作業項目の個々の
作業項目は、刺激割込要求と同じ緊急度を有しているこ
とはない。たとえば、鍵盤装置を包含しており、鍵盤と
データ処理装置との間にシリアル・インタフェースを有
しているデータ処理システムにおいて、特定のキーを打
つと、一連の独立したビットからなる鍵盤フレームが、
鍵盤からデータ処理装置へ送られる。各鍵盤フレームの
受信は、割込サービス・ルーチンを開閉する割込要求を
包含しており、このサービス・ルーチンは以下のステッ
プを行う。（１）データ・ピンを読み取り、ビット値を
格納する。（２）フレーム・ビット・カウンタを増加さ
せる。（３）フレーム・ビット・カウンタを読み取っ
て、フレーム全体を受け取ったかどうか決定する。
（４）フレーム全体を受け取っていなければ、以降のビ
ットを待機する準備をする。ビットを受け取ることによ
って、ステップ１−３を繰返すことが必要となる。
（５）フレーム全体を受け取ったなら、フレームを処理
して、データ処理装置で使用できるようにする。データ
処理装置で使用できるようにするには、典型的な場合、
次のステップが包含されている。フレームが有効なフレ
ームであるかどうか決定する。フレーム内の情報が「再
信」、「システム・リセット」または「システム・トラ
ップのセット」などの基本的なコマンドを含んでいるか
どうか決定する。キーストロークの可聴「クリック」音
を発生する。最後に、データ処理装置のフレームを送信
する。さらに、慎重に設計されたシステムは、装置エラ
ーが鍵盤フレームの処理中に発生した場合に、これらを
報告し、システムのサービスを容易とすることができ
る。これらのステップを実行している間、同等またはよ
り低い優先順位の割込要求は割込禁止となされる。

鍵盤割込要求を完全に満たすのに必要なステップのう
ち、直ちに処理しなければならないのは、最初の数ステ
ップだけである。他のステップは割込制御装置の性能に
影響をおよぼさず、後でひとつずつ行うことができる。
すべてのステップを完了することを要求してから、正規
の処理に制御を戻すことによって、公知の割込制御装置
は、実際に必要なものより長い間、正規の処理に割込を
行う。割込サービス・ルーチンに同等またはより低い優
先順位の割込要求が割込を行うことができないのである
から、これは割込駆動システムの作動を非効率なものと
する。

既存の割込制御装置の他の問題は、既存のハードウェア
を用いて構築されたディジタル処理システムが、ハード
ウェアで定義された一定数の割込源を使用することに、
しばしば限定されることである。また、ハードウェアは
個々の割込源に割当てることのできる優先レベルの数を
固定することがしばしばある。

割込駆動データ処理システムの適用業務の中には、個々
の割込要求を満たすのに必要な個々の作業項目を実行す
ることが、特定のシステムの要件を最適化するように編
成されている場合、性能の改善を実現するものもある。
たとえば、局所記憶機構が限定されている通信アダプタ
においては、ランダムな非同期割込要求に応じて作業項
目を順次行うのではなく、データをアダプタの記憶機構
から伝送する作業項目を高優先順位にし、アダプタの記
憶機構にデータを受け入れる作業項目を低優先順位にす
るように、作業項目を編成するのが有利である。このよ
うにして、特殊なシステムの要件、すなわち局所記憶の
保存が満たされ、システムの性能が最適化される。

公知の割込制御装置のさらに他の問題は、最初の割込要
求を処理するのに必要な作業項目の中には、第二の割込
要求を処理するのに必要な作業項目と同じものがしばし
ばあるということである。これらの共通作業項目を、各
割込サービス・ルーチンに格納すると、記憶域が無駄に
なる。たとえば、幾つかの適用業務源から単一のホスト
へのデータを受入れるための通信アダプタにおいては、
各データ源が個々のデータ源からホストへデータを伝送
するための割込サービス・ルーチンを開始できるように
なる。各サービス・ルーチンはデータをホストへの伝送
のために緩衝する作業項目を含むことになる。この作業
項目を各割込サービス・ルーチンで反復するよりも、デ
ータを緩衝するために実行しなければならない単一の一
般的な作業項目を、源に関係なくホストに指定する方
が、はるかに有利である。これによって、記憶域をより
有効に使用される。

［問題点を解決するための手段］ 本発明は、公知の割込制御装置及び方法に存在する上記
の問題点を、個々の割込要求に応答する第一段階を有す
る改善された割込制御装置および割込制御方法を提供す
ることによって解決するものである。第一段階は割込要
求に応じて式の処理を中断し、直ちに処理する必要のあ
る作業項目を実行し、システムの性能に影響をおよぼさ
ずに、後で実行してもかまわない作業項目を明確にし、
これらを待ち行列に入れる。次いで、正規の処理が再開
され、明確にされた作業項目が正規の処理中に実行され
る。

この改善された割込制御装置及び方法は所定の優先順位
の割込要求を最低限の時間の間割込禁止とし、同時に同
一またはより高い優先順位の割込要求のサービスを行
う。

さらに、作業項目待ち行列内の個々の作業項目を、中間
の処理ステップとして異なる時期に実行し、２つ以上の
割込要求を満たすこともできる。作業項目の中には幾つ
かの割込要求を満たすために適用できるものがあり、ま
た各作業項目が格納されるのが１回だけなのであるか
ら、記憶空間が最少となる。

また、作業項目待ち行列自体を優先化して、幾つかの作
業項目を他の作業項目よりも前に実行することを確保す
ることもできる。これにより、特定の割込駆動システム
を、特定の適用業務に対して最適化することができる。

好ましい実施例において、一定数の割込源とこれらの割
込源に割当てることのできる一定数の優先順位を有する
ハードウェア・システムを使用して、任意数の作業項目
と、各作業項目に割当てることのできる任意数の優先レ
ベルとを有する作業項目待ち行列を構築することができ
る。

上記に鑑み、本発明の主たる目的は、最小限の時間の間
処理を行う割込要求を遅延させ、同時に同一またはより
高い優先順位の割込要求の処理を行う割込制御装置及び
方法を提供することである。

本発明の他の目的は、正規の処理を中断していないとき
に、重要でない作業項目を実行して、特定の割込要求を
一度にひとつ満たすことのできる割込要求を提供するこ
とである。

本発明のさらに他の目的は、個々の割込要求を満たす個
々の作業項目を明確にして、これらを実行し、割込駆動
システムを特定の適用業務に対して最適化することので
きる割込制御装置及び方法を提供することである。

［実施例］ 第１図には、本発明を実施する通信アダプタが開示され
ている。一般的に、通信アダプタはホスト処理装置３０
と、マウス３１、スピーカ３２、鍵盤３３およびキーロ
ック・スイッチ３４などの周辺入出力装置との間のデー
タ通信を制御する。キーロック・スイッチ３４はキーロ
ック・スイッチ・ライン４７によって、マイクロコント
ローラ３６に接続されている。アダプタはマイクロコン
トローラ３６、周辺インタフェース回路３７、コマンド
・レジスタ３８および装置駆動機構／受信機構３９で構
成されている。

マイクロコントローラ３６は、たとえば、カリフォルニ
ア州サンタ・クララのインテル・コーポレーション(Int
el Corporation of Santa Clara、California)の製造し
た８０５１型りマイクロコントローラであり、また周辺
インタフェース回路３７は、たとえば、これもインテル
・コーポレーションの製造した８２５５型の周辺インタ
フェース回路である。

マイクロコントローラ３６は専用マイクロプロセッサに
基づくシステムであって、ＲＡＭ４０、ＲＯＭ４５、お
よび汎用非同期受信機（ＵＡＲＴ）４２を包含してい
る。マイクロプロセッサ３６はプログラムされ、スピー
カ３２および鍵盤３３のそれぞれとの通信に使用される
通信ポート４３および４４を提供する。ポート４４はキ
ーロック・スイッチ・ライン４７を介して、キーロック
・スイッチ３４とも通信を行う。ＲＡＭ４０はホストの
コマンドをコマンド・レジスタ３８から受信するための
コマンド・バッファ４１を有している。以下で開示する
プログラムは、ＲＯＭ４５に常駐しており、マイクロプ
ロセッサ３６はライン４８および４９のそれぞれを介し
て、 システム・トラップ機能およびシステム・リセット機能
を開始することができる。

８０５１マイクロプロセッサの作動およびアーキテクチ
ャは、インテル・コーポレーション刊行物番号２１０３
５９−００１「マイクロコトローラ使用の手引」(Intel
Corporation Publication Number 210359-001 entitle
d “Microcontroller User's Guide"に記載されており、
該刊行物を本明細書の一部とみなし、背景資料として参
照する。

作動時に、マイクロプロセッサ３６は各データ源を高優
先レベルまたは低優先レベルのいずれか一方に割当てる
ことのできる合計５個のデータ源からの割込要求を許容
可能である。割込要求を受け取ると、マイクロコントロ
ーラ３６内の正規の処理は、割込が処理されるまで中断
される。高優先順位の割込は正規の処理、または低優先
順位の割込の処理を中段できるが、他の高融点順位の割
込の処理を中断することはできない。これとは対照的
に、低優先順位の割込は正規の処理を中断できるが、他
の割込の処理を中断することはできない。

好ましい実施例において、割込要求にはまず、第２図に
示すプログラムによって条件付けがなされる。５個の割
込要求は割込ベクトル５０により、公知の態様で検出さ
れる。割込ＥＸＴＩ０は高い優先順位が与えられ、鍵盤
から受入れられる。割込ＴＩＭＥＲ０は低い優先順位が
与えられ、マイクロコントローラ３６（第１図）内部の
タイマ（図示せず）がオーバフロしたときに発生する。
割込ＴＩＭＥＲ１は低い優先順位が与えられ、マイクロ
コントローラ３６（第１図）内部の他のタイマ（図示せ
ず）がオーバフロしたときに発生する。最後に、割込Ｓ
ＩＮＴは低い優先順位が与えられ、マウス３１からＵＡ
ＲＴ４２（第１図）を介して受入れられる。

第２図のプログラムのブロック５０が割込要求を検出す
ると、プログラム・カウンタの内容がスタック・メモリ
へ押し出され、正規の処理が中断され、同時に適切な割
込サービス・ルーチンが実行される。好ましい実施例の
内容で定義される正規の処理が、第３図および第４図に
しめされて要るが、これの詳細については後述する。

第２図において、ブロック５０が高優先順位のＥＸＴＩ
０を検出すると、制御は判断ブロック５１へ移され、こ
のブロックで鍵盤伝送モードが感知される。データが鍵
盤から受け取られるものであれば、制御はブロック５２
へ移され、第５図に示すプログラムのステップを実行す
る。データが鍵盤へ伝送されるものであれば、制御はブ
ロック５３へ移され、第６図に示すプログラムのステッ
プを実行する。

低優先順位の割込ＴＩＭＥＲ０、ＥＸＴＩ０、またはＳ
ＩＮＴをブロック５０が検出した場合、制御はブロック
５４、５６または６２のそれぞれに移され、第７図、第
８図または第９図のそれぞれに示すプログラムのステッ
プが実行される。

低優先順位の割込ＴＩＭＥＲ１をブロック５０が検出し
た場合、制御はブロック５７に移され、このブロックに
おいてマイクロプロセッサ３６（第１図）内部のスピー
カ周波数カウンタ（図示せず）が「１」だけ削減され
る。制御は次いで、判断ブロック５８へ移され、スピー
カ周波数カウンタの値がゼロ以上か否か決定される。ゼ
ロを越えている場合には、制御はブロック５９へ移さ
れ、このブロックにおいて第９図に示すプログラムのス
テップが実行される。ゼロに等しい場合には、制御はブ
ロック６１へ移され、このブロックにおいて第１０図の
プログラムのステップが実行される。

第５図−第１１図に示すサービス・ルーチンの各々が完
了した場合には、正規のプログラムのカウントがスタッ
ク・メモリから入れられ、プログラム・カウンタへ戻さ
れるので、正規の処理を続けることができる。

第３図において、第１図に示した通信アダプタがリセッ
トされた場合、たとえば、電力を始めてシステムに印加
した場合、制御はリセット・ブロック６３に常駐するよ
うになる。制御は次いで、ブロック６４へ移され、この
ブロックにおいてシステム診断が行われ、その後数種類
の初期化手順が行なわれる。制御は次いで、ブロック６
６へ移され、このブロックにおいてメイン処理ループが
入力される。

一般に、第１図のアダプタにおける正規の処理は、第１
図に示すＲＡＭ４０内の１２ビットの作業待ち行列レジ
スタ４６の状況をチェックすることで費やされる。作業
待ち行列レジスタをチェックする順序は、第３図および
第４図に示すプログラムのコマンドによって行われる。
作業待ち行列レジスタ４６は６個の高優先順位作業項目
ビットと、６個の低優先順位作業項目ビットとに分割さ
れる。作業項目ビットをチェックする場合、各高優先順
位作業項目ビットをチェックしてから、最初の低優先順
位ビットをチェックする。次いで、各高優先順位ビット
を再度チェックしてから、２番目の低順位ビットをチェ
ックする。以下、これを反復する。

詳細に言えば、メイン・ループは判断ブロック６７の制
御によって開始されるが、該ブロックにおいては作業待
ち行列レジスタ４６（第１図）の高優先順位ビットによ
って表される高優先順位作業項目が、待ち行列に入って
いるかどうかが判断される。高優先順位作業項目が待ち
行列に入っていなければ、制御はブロック６８に移さ
れ、このブロックにおいて最初の低優先順位作業項目
が、チェックされる。ブロック６８の動作の詳細につい
ては、第４図を参照して以下で説明する。

判断ブロック６７で、高優先順位の作業項目が待ち行列
に入っていることが発見された場合、制御は順次判断ブ
ロック６９−７３へ移される。判断ブロック６９で、最
初の高優先順位作業待ち行列ビットＷＱＨ０がセットさ
れていることが検出された場合には、制御がブロック７
４へ移され、第１２図に示すプログラムのステップが実
行される。制御は次いでループされて、判断ブロック６
７へ戻され、他の高優先順位作業項目が待ち行列に入っ
ているかどうか判断される。

判断ブロック69で、作業待ち行列ビットＷＱＨ０がセッ
トされていないことが検出された場合は判断ブロック７
０へ移され、このブロックで作業待ち行列ＷＱＨ１がチ
ェックされる。ビットＷＱＨ１が存在している場合に
は、制御は判断ブロック７５へ移され、このブロックで
第１３図に示すプログラムのステップが実行される。第
１３図に関連して詳細に説明するように、処理は結局
は、ブロック７５において打ち切られ、制御がブロック
６７に戻されることはない。

判断ブロック６９の動作と同様にして、判断ブロック７
１−７３は高優先順位作業待ち行列ビットＷＱＨ２、Ｗ
ＱＨ４およびＷＱＨ５のそれぞれをチェックする。それ
ぞれの作業待ち行列ビットがブロック７１−７３によっ
て検出されると、制制御はブロック７６−７８のそれぞ
れへ移され、第１４−１６図のそれぞれに示すブログラ
ムのステップが実行される。

ここで留意しなければならないことは、好ましい実施例
が高優先順位待ち行列ビットＷＱＨ３を使用しないとい
うことである。好ましい実施例の特定の要件を満たすの
に必要な高優先順位作業項目が、５個だけだからであ
る。このこと、および１２ビットの作業待ち行列レジス
タを、６個の高優先順位ビットと６個の低優先順位のビ
ットが使用することを、いかなる態様においても、本発
明の範囲を限定するものと解釈してはならない。

本技術分野の技術者には、本発明を使用して、任意の数
の作業項目を待ち行列に入れることができることを理解
できよう。さらに、好ましい実施例において記載されて
いる作業項目の優先レベルが２つだけであることを、本
発明に制限を課すものと解釈してはならない。本技術分
野の技術者には、本発明の精神および範囲を逸脱するこ
となく、任意の数の作業項目の優先レベルを使用できる
ことが理解されよう。

第４図を参照して、低優先順位の作業待ち行列ビットの
チェックを説明する。制御は第３図のブロック６７から
移されて、ブロック８１から始まる。制御はブロック８
２へ移され、このブロックにおいて作業待ち行列の低ポ
インタの値が、決定される。作業待ち行列の低ポイント
は、値が０から５までの整数である。システムの初期化
（ブロック６４、第３図）の際に、作業待ち行列の低ポ
インタが「０」にセットされるので、判断ブロック８２
を始めてアドレスしたときに、制御が判断ブロック８３
に移され、このブロックにおいて低優先順位の作業待ち
行列ビットＷＱＬ０の状況がチェックされる。ビットＷ
ＱＬ０を検出すると、制御はブロック８４へ移され、こ
のブロックにおいて第１７図の処理ステップが行われ
る。

ブロック８４が完了すると、制御はブロック８６へ移さ
れる。判断ブロック８３がビットＷＱＬ０の存在を検出
できないと、制御は、最初にブロック８４を作動させる
ことなく、直接ブロック８６へ移される。ブロック８６
は次いで、待ち行列の低ポインタの値を「１」増加させ
るので、ポインタは「１」という値を保持することにな
る。制御は次いで、ブロック８６からブロック６７（第
３図）へ移されて、処理を継続する。

次に、第４図のルーチンが第３図のブロック６７によっ
て作動させられると、判断ブロック８２は作業待ち行列
の低ポインタを復号して、値を「１」とし、制御をブロ
ック８７へ移して、低優先順位の作業待ち行列ビットＷ
ＱＬ１の状況をチェックする。ビットＷＱＬ１を検出す
ると、制御はブロック８７へ移され、第１８図に示すプ
ログラムのステップを実行する。それ以外の場合には、
制御はブロック８６へ直接移され、作業待ち行列の低ポ
インタを増かさせる。ブロック８８が実行を完了した
後、制御もブロック８６へ移される。ブロック８６は次
いで、作業待ち行列の低ポインタの値を「２」へ増加さ
せる。

ブロック８６が作動させられるたびに、作業待ち行列の
低ポインタは「１」だけ増加させられる。ポインタの値
が「５」になると、ブロック８６はポインタの値を
「０」に戻す。これにより、第３図のブロック６７が第
４図のＷＯＲＫＱ ＬＯＷ ＴＥＳＴルーチンが作動さ
せるたびに、作業待ち行列の低ポインタの値に応じて、
低優先順位の作業待ち行列のビットが１個だけチェック
される。待ち行列のポインタを値が２、３、４または５
になるように復号すると、制御はブロック８９、９０、
９１または９２のそれぞれへ移され、これらのブロック
のそれぞれにおいて低優先順位の作業待ち行列のビット
ＷＱＬ２、ＷＱＬ３、ＷＱＬ４またはＷＱＬ５がチェッ
クされる。それぞれの作業待ち行列のビットが検出され
ると、ブロック８９−９２は制御をブロック９３−９６
のそれぞれに移し、第１９−２２図のそれぞれに示すプ
ログラムのステップを実行する。それぞれの待ち行列の
ビットが検出されなかった場合、判断ブロック８９−９
２は制御を直接ブロック８６へ移し、作業待ち行列の低
ポインタを増加させる。

上記の結果として、第３図および第４図に示すメイン・
プログラミング・ループは所定の優先順序で、作業待ち
行列レジスタ４６（第１図）をチェックし、検出された
作業待ち行列ビットに対応する作業項目を行う。第３図
および第４図のメイン・ループには、第２図に示すよう
な割込要求の処理中に、割込が行われる。

待ち行列レジスタ４６の個々の作業待ち行列ビットが、
第５−１１図に示す割込サービス・ルーチン、および第
１２−２２図に示す作業項目ルーチン、ならびに第２３
図および第２４図に示す条件ルーチンによって、セット
およびセットされる。

第５図に、割込サービス・ルーチンＫＥＹＢＯＡＲＤ
ＩＮＴＥＲＲＵＰＴを示す。このルーチンは、第１図の
マイクロコントローラ３６が鍵盤フレームのビットが鍵
盤３３からマイクロコントローラ３６へ送られているこ
とを示す高優先順位の割込要求ＥＸＴＩ０を受け取った
ときに、作動させられる。制御はブロック１００から始
まるが、このブロックにおいて鍵盤データ・ピンが読み
取られ、その値が鍵盤フレーム・バッファに格納され
る。鍵盤フレーム・ビット・カウンタが次いで、増加さ
せられ、制御が判断ブロック１０１へ移され、鍵盤フレ
ーム・ビット・カウンタのカウンタを決定する。フレー
ム・ビット・カウンタが「１」で、、フレームの最初の
ビットを受け取ったことを示している場合には、制御が
ブロック１０５へ移される。ブロック１０５は低優先順
位の作業待ち行列ビットＷＱＬ５をセットし、次いで制
御を正規の処理に戻す。フレーム・ビット・カウンタが
２ないし５の場合には、ブロック１０１によってサービ
ス・ルーチンが直ちに退出させられ、正規の処理が復帰
する。

フレーム、ビット・カウンタが１１で、フレーム全体を
受け取ったことを示していることを、ブロック１０１が
検出すると、制御はブロック１０２へ移され、次いでブ
ロク１０３へ移されるが、このブロックにおい作業待ち
行列ビットＷＱＨ０がセットされ、ビットＷＱＬ５がセ
ットされる。制御は次いで、ブロック１０４へ移され、
このブロックにおいて第２３図の装置エラー（ＤＥ）ル
ーチンが実行される。サービス・ルーチンが退出させら
れ、正規の処理が復帰する。

ここで留意しなければならないのは、鍵盤からビットの
フレームを受け取って、処理している間中、正規の処理
に対して割込を行うのではなく、本発明が正規の処理に
割込を行うのが、フレーム内の個々のビットを読み取
り、格納するのに必要な間だけだということである。鍵
盤フレームを受け取るために完了しておかなければなら
ない他のすべての作業項目は、正規の処理が復帰して、
通信アダプタが他の割込要求に応えることができるよう
になるまで、延期される。

第６図に、割込サービス・ルーチンＫＥＹＢＯＡＲＤ
ＴＲＡＮＳＭＩＴ ＩＮＴＥＲＲＵＰＴを示す。第１図
のマイクロコントローラ３６が、鍵盤３３にマイクロコ
ントローラからのデータのビットを受け取る準備ができ
ていることを示している、高優先順位の割込要求ＥＸＴ
Ｉ０を受け取ったときに、このルーチンは作動させられ
る。この場合、制御はブロック１０６で始まり、このブ
ロックにおいてデータ・ビットが鍵盤データ・ピンに書
き込まれ、鍵盤フレーム・ビット・カウンタが増加す
る。制御は次いで、判断ブロック１０７へ移され、この
ブロックにおいてフレーム・ビット・カウンタの値が決
定される。値が１ないし１１である場合、サービス・ル
ーチンが退出させられ、正規の処理が復帰する。フレー
ム・ビット・カウンタの値が１１よりも大きく、フレー
ム全体が鍵盤へ伝送されたことを示している場合には、
制御はブロック１０８へ移され、このブロックにおいて
鍵盤の伝送が処理中（第１９図でセット）であることを
示す、状況ビットＷＡＩＴ ＫＥＹＢＯＲＤ ＴＲＡＮ
ＳＭＩＴ ＣＯＭＰＬＥＴＥがリセットされる。次い
で、サービス・ルーチンが退出させられ、正規の処理が
再開される。

第７図に、サービス・ルーチンＴＩＭＥＯＵＴＴＩＭＥ
Ｒ ＩＮＴＥＲＲＵＰＴを示す。スピーカの音の時間の
増分が終了し、他の時間の増分が残っていないのであれ
ば、スピーカをオフにしなければならないことを示す低
優先順位の割込ＴＩＭＥＲ０を、第１図のマイクロコン
トローラ３６が受け取ったときに、このルーチンは作動
させられる。制御はブロック１０９で始まり、このブロ
ックにおいてスピーカの持続時間カウンタが感知され
る。カウンタの値が「０」よりも大きい場合には、制御
はブロック１１１へ移され、このブロックにおいて持続
時間カウンタが「１」だけ減らされ、制御が正規の処理
へ戻される。持続時間カウンタが「０」になったこと
を、ブロック１０９が検出した場合、制御はブロック１
１２へ移され、このブロックにおいてスピーカが停止さ
れ、マイクロコントローラの割込ＴＩＭＥＲ０とＴＩＭ
ＥＲ１の割込が禁止される。制御は次いで、ブロック１
１３へ移され、このブロックにおいて第２４図の条件情
報コード（ＩＣ）手順が実行される。正規の処理が次い
で、復帰させられる。このルーチンによって、持続時間
カウンタに当初格納されていた数と等しい、数の時間の
増分が経過してから、スピーカの要求を停止することが
可能となり、これによって内部タイマＴＩＭＥＲ０のタ
イミング機能を拡張できる。

第８図に、サービス・ルーチンＨＯＳＴ ＩＮＴＥＲＲ
ＵＰＴを、ブロック１１４で始まる制御と共に詳細に示
す。ホスト３０がマイクロコントローラ３６へデータを
送ろうとしていることを示す、低優先順位の割込要求Ｅ
ＸＴＩ１を、第１図のマイクロコントローラ３６が受け
取ったときに、このルーチンは作動させられる。ブロッ
ク１１４はコマンド・レジスタ３８の読み取りを行い、
かつ周辺インタフェース回路３７からホストの生成した
データを読み取る（両者とも第１図に示されている）。
制御は次いで、ブロック１１６へ移され、このブロック
において低優先順位の作業待ち行列イットＷＱＬ０がセ
ットされる。マイクロコントローラの割込ＥＸＴＩ０が
次いで、ブロック１１７によって割込禁止され、その後
制御は正規の処理へ戻される。

第９図および第１０図はそれぞれ、ＳＰＥＡＫＥＲ Ｆ
ＲＥＱＵＥＮＣＹ ＩＮＴＥＲＲＵＰＴ １およびＳＰ
ＥＡＫＥＲ ＦＲＥＱＵＥＮＣＹ ＩＮＴＥＲＲＵＰＴ
０という割込サービス・ルーチンを示している。スピ
ーカへ送られた信号を補足しなければならないことを示
す、低優先順位の割込要求ＴＩＭＥＲ１を第１図のマイ
クロコントローラ３６が受け取ったときに、各ルーチン
は作動させられる。

ＩＮＴＥＲＲＵＰＴ １ルーチンにおいて、スピーカ周
波数タイマがブロック１１８によって再ローディングさ
れてから、制御が戻され、一方、ＩＮＴＥＲＲＵＰＴ
０ルーチンにおいて、スピーカ周波数ピンがブロック１
１９によって補足され、次いでスピーカ周波数タイマが
ブロック１２１によって再ローディングされてから、正
規の処理へ制御が戻る。これらのルーチンはスピーカ３
２（第１図）を、スピーカ・ピンの補足前の半方形波期
間のタイミングと、あと半分の方形波期間のタイミング
を取った方形波によって駆動する。

周波数カウンタが「０」に等しくなったときに、第１図
のカウンタ５８が補足ルーチン ＩＮＴＥＲＲＵＰＴ
０を作動させるだけであるため、周波数カウンタに当初
格納されていたカウントと等しい、時間の増分の数はス
ピーカ周波数ピンの補足前に終了し、これによって内部
タイマＴＩＭＥＲ１のタイミング機能を拡張することが
可能となる。

最後の割込サービス・ルーチンは第１１図に示したＵＡ
ＲＴ ＩＮＴＥＲＲＵＰＴルーチンである。データのフ
レームをマウス３１との間で、ＵＡＲＴ４２によって送
受信したことを示す、低優先順位の割込ＳＩＮＴを、第
１図のマイコロコントローラ３６が受け取ったときに、
このルーチンは作動させられる。制御は判断ブロック１
２２で始まり、このブロックにおいて、ＵＡＲＴの受信
割込を受け取ったかどうかが決定される。受け取ってい
る場合には、制御はブロック１２３へ移され、このブロ
ックにおいてデータがＵＡＲＴから読み取られ、またマ
イクロコントローラの割込ＳＩＮＴが割込禁止とされ
る。次いで、制御はブロック１２４へ渡され、このブロ
ックにおいて高優先順位の作業待ち行列ビットＷＱＨ４
がセットされる。制御は次いで、ブロック１２６へ移さ
れ、このブロックにおいて低優先順位の作業待ち行列ビ
ットＷＱＬ３がリセットされてから、制御は正規の処理
へ戻される。

ＵＡＲＴの受信割込を受け取っていないと、ブロック１
２２が判断した場合、制御は判断ブロック１２７へ移さ
れ、ＵＡＲＴの送信割込を受け取ったかどうかが判定さ
れる。受け取っていない場合、制御はブロック１２８へ
移され、第２３図のＤＥルーチンを行ってから、正規の
処理を復帰させる。受け取っている場合、制御はブロッ
ク１２９へ渡され、このブロックにおいて送信制御が更
新され、受け取った割込を反映するようになってから、
制御はブロック１３０へ移されて、ＩＣルーチンを実行
する。制御は次いで、ブロック１２６へ移され、ビット
ＷＱＬ３をリセットしてから、制御は正規の処理へ戻さ
れる。

第１２図−第２２図は、好ましい実施例の１１個の作業
項目ルーチンを示すものである。これらの作業項目は作
業待ち行列レジスタ４６（第１図）によって決定される
通りに、正規の処理を行っている間に実行されるもので
あり、作業待ち行列レジスタは第３図および第４図の前
述したプログラムによる間合せを受け取るものである。
これらの作業項目を実行し、５個の割込要求を完全に満
たす必要がある。しかしながら、これらの作業項目を個
々の割込サービス・ルーチン（第５図−第１１図）の実
行後、一度に実行できることが判明した。ここで、留意
しなければならないのは、各作業項目に対応する作業待
ち行列レジスタ４６の作業待ち行列ビットを、割込サー
ビス・ルーチン（第５図−第１１図）によって、あるい
は個々の作業項目を実行すること（第１２図−第２２
図）によって、あるいは条件ルーチン（第２３図、第２
４図）によってセットおよびリセットできることであ
る。

各作業項目を実行する優先順位を選択して、システムの
性能を最適化する。たとえば、好ましい実施例の通信ア
ダプタの環境において、それぞれ第１２図および第１５
図のルーチンを表している第４図のブロック７４および
７７には、できるだけ早くＵＡＲＴ４２およびポート４
４（第１図）に含まれているフレーム・バッファをクリ
アするために、高い優先順位が与えられる。この方法
は、フレーム・バッファに現在格納されているデータ
と、入力データとの間の衝突を回避するものである。一
方、それぞれ第１７図および第２１図のルーチンを表し
ている第４図のブロック８４および９５には、低い優先
順位が与えられる。第１７図のＰＲＯＣＥＳＳ ＨＯＳ
Ｔ ＣＯＭＭＡＮＤルーチンは、知能源であって、マイ
クロコントローラ３６にコマンドを受け取る準備ができ
ていないことを認識し、かつコマンドの送信を延期でき
るものである。同様にして、第１図のキーロック・スイ
ッチ３４は機械的スイッチであって、マイクロコントロ
ーラ３６′で可能なサンプリング速度よりもはるかに緩
やかに作動できるものである。したがって、第２１図の
ルーチンのサンプリング・キーロック・ライン４７を、
システムの性能に影響をおよぼすことなく遅延させるこ
とができる。

第１２図に、作業項目ＰＲＯＣＥＳＳ ＫＥＹＢＯＡＲ
Ｄ ＦＲＡＭＥを示すが、これは高優先順位の作業待ち
行列ビットＷＱＨ０がセットされたと、第３図のブロッ
ク６９が判断したときに、作動させられる。制御はブロ
ック１３１で始まるが、このブロックにおいて作業待ち
行列ビットＷＱＨ０がリセットされる。次いで、ブロッ
ク１３２がフレーム・ビット・カウンタをリセットして
から、、制御が判断ブロック１３３へ渡される。ブロッ
ク１３３は鍵盤フレームを処理するのに適切な時期かど
うかを判断する。時期でなければ、制御はブロック１３
４へ移され、このブロックにおいて制御が更新され、鍵
盤受信モードになる。鍵盤フレームを処理するのに適切
な時期であれば、制御はブロック１３３からブロック１
３６へ移り、このブロックにおいて有効な鍵盤フレーム
を鍵盤から受信済みであるかどうか判断される。

受け取っていなければ、制御はブロック１３７へ移され
る。次いで、ブロック１３７、１３５および１３９が実
行され、「再信」コマンドを鍵盤へ送る。処理中に、ブ
ロック１３９は低優先順位の作業待ち行列ビットＷＱＬ
２をセットする。

有効なフレームを受信済みの場合、制御はブロック１３
６からブロック１３８へ移り、鍵盤フレームが鍵盤から
「再信」要求を含んでいるかどうか判断する。含まれて
いる場合には、制御は一連のブロック１４１、１４２お
よび１４３へ移され、これらのブロックにおいて鍵盤へ
送られた以前のフレームを再送信する準備が行われる。
処理中に、ブロック１４３は低優先順位の作業待ち行列
ビットＷＱＬ２をリセットする。

フレームが「再信」要求を含んでいないとブロック１３
８が判断した場合、制御はブロック１４４へ移り、この
ブロックにおいて鍵盤の肯定応答が要求されているかど
うか判断される。肯定応答が要求されている場合には、
制御は一連のブロック１４６、１４７、１４８および１
４９に渡され、これらのブロックにおいて、鍵盤の応答
がホストへの伝送のために待ち行列に入れられる。この
応答の待合せの間に、ブロック４７は低優先順位の作業
待ち行列ビットＷＱＬ１をセットする。ブロック１４９
は次いで、制御をブロック１３４へ渡してから、制御を
正規の処理のメイン・ループへ戻す。

肯定応答が必要ない場合には、ブロック１４４は制御を
ブロック１５１へ渡して、肯定応答が必要ないとして
も、肯定応答を受け取っているかどうかを判定する。受
け取っているのであれば、制御はブロック１５２へ移さ
れ、第２３図のＤＥルーチンを実行する。鍵盤が肯定応
答を送信していない場合には、制御はブロック１５１か
ら判断ブロック１５３および１５４へわたされ、特殊な
キーストロークの順序「Ａ」または「Ｂ」を受け取って
いるかどうかを判定する。

ブロック１５３がキーストローク順序「Ａ」を受け取っ
ていると判断した場合は、制御はブロック１５５へ渡さ
れ、このブロックにおいて高優先順位の作業待ち行列ビ
ットＷＱＨ２がセットされる。ブロック１５４がキース
トローク順序「Ｂ」を受け取っていると判断した場合
は、制御はブロック１５６へ渡され、このブロックにお
いて高優先順位の作業待ち行列ビットＷＱＨ１がセット
される。

制御は次いで、ブロック１５７へ渡され、このブロック
において鍵盤フレームはホストへの伝送のために、待ち
行列に入れられ、キーの可聴のクリック音が発生され
る。制御は次いで、ブロック１５８へ渡され、第２４図
のＩＣルーチンが実行され、その後ブロック１５９へ渡
され、このブロックにおいて低優先順位の作業待ち行列
ビットＷＱＬ１がセットされる。制御は次いで、ブロッ
ク１３４へ渡され、その後第３図のブロック６７へ戻さ
れる。

特別なキーストローク順序「Ｂ」は好ましい実施例にお
いては、システムのリセットに対するユーザ要求として
使用され、特別な順序「Ａ」はシステム・トラップをセ
ットするためのユーザ要求として使用される。

第１３図および第１４図は、それぞれ作業待ち行列ビッ
トＷＱＨ１およびＷＱＨ２によって作動させられるＩＮ
ＩＴＩＡＴＥ ＳＹＳＴＥＭＲＥＳＥＴおよびＩＮＩＴ
ＩＡＴＥ ＳＹＳＴＥＭ ＴＲＡＰに対する作業項目を
示すものである。第１３図において、ブロック１６１は
マイクロコントローラ３６（第１図）のシステム・リセ
ット・ライン４９を作動させる。ブロック１６２は次い
で、作業待ち行列ビットＷＱＨ１をリセットする。第１
４図において、ブロック１６３は作業待ち行列ビットＷ
ＱＨ２をリセットし、ブロック１６４はマイクロコント
ローラ３６（第１図）のシステム・トラップ・ライン４
８を作動させる。制御は次いで、第３図のブロック６７
へ戻される。

第１５図は作業項目ＰＲＯＣＥＳＳ ＳＥＲＩＡＬ ＰＯＲＴ ＲＩを示すものであり、この
作業項目は高優先順位のビットＷＱＨ４がセットされた
と、第３図のブロック７２が判断した場合に、作動させ
られる。

ブロック１６６はビットＷＱＨ４をリセットし、制御を
判断ブロック１６７へ渡して、ＵＡＲＴフレームを処理
するに適切な時期かどうかを判断する。適切な時期でな
い場合には、制御はブロック１７５へ渡され、このブロ
ックにおいてマイクロコントローラ３６（第１図）のＳ
ＩＮＴ割込が割込可能となされてから、制御が第３図の
ブロック６７へ戻される。

ブロック１６７がＵＡＲＴフレームを処理するに適切な
時期であると判断した場合、制御はブロック１６８へ移
され、このブロックにおいて有効なフレームＵＡＲＴか
ら受け取っているかどうかが、判断される。受け取って
いる場合には、制御はブロック１６８へ移され、このブ
ロックにおいてＵＡＲＴから受け取った情報が、ホスト
への伝送のために待ち行列に入れられる。受け取ってい
ない場合には、制御はブロック１７５へ渡され、上記と
まったく同一の操作が行われる。

ブロック１６９がホストへの伝送のために、ＵＡＲＴ情
報を待ち行列へ入れてから、制御はブロック１７０へ移
され、このブロックにおいて低優先順位の作業待ち行列
ビットＷＱＬ１がセットされる。制御は次いで、ブロッ
ク１７５へ渡され、その後制御は第３図のブロック６７
へ戻される。

第１６図に、作業項目ＣＨＥＫ ＨＯＳＴ ＴＲＡＮＳ
ＭＩＴを示す。この作業項目は、作業待ち行列レジスタ
４６（第１図）のビットＷＱＨ５がセットされたこと
を、第３図のブロック７３が認識した場合に、作動させ
られる。

制御はブロック１７１で始まり、このブロックにおいて
ホストへの以前の送信が受け入れられたかどうかが、判
断される。受入れられていない場合、制御は直ちに、第
３図のブロック６７へ戻される。ホストへの以前の伝送
が受入れられている場合には、制御はブロック１７１か
らブロック１７２へ移され、このブロックにおいて作業
待ち行列ビットＷＱＨ５がリセットされる。

制御は次いで、ブロック１７３へ渡され、新なホストへ
の伝送の準備ができているかどうか判断される。基準が
できている場合には、制御はブロック１７４へ移され、
このブロックにおいてデータ源の識別およびデータが周
辺インタフェース回路３７（第１図）のピンに書き込ま
れる。制御は次いで、判断ブロック１７７へ移される
が、このブロックは新なホストへの伝送の準備ができて
いないと、判断ブロック１７３が判断した場合に、制御
が直接されるブロックである。

ＵＡＲＴブロックに伝送の準備ができていると、判断ブ
ロック１７７が判断した場合、制御はブロック１７８へ
移され、このブロックにおいてＵＡＲＴブロック・バイ
トが待ち行列から出され、ホストへの伝送の準備がなさ
れる。ＵＡＲＴブロックに伝送の準備ができていない
と、判断ブロック１７７が判断した場合、制御はブロッ
ク１７９へ移され、このブロックにおいてＲＡＭブロッ
クにホストへの伝送の準備ができているかどうかが、判
断される。ＲＡＭブロックはホスト３０によって要求さ
れ、ホストへ送ることのできる情報を含んでいる、第１
図のＲＡＭ４０に格納されている複数個のバイトであ
る。たとえば、ＲＡＭ４０のバイトのブロックを使っ
て、装置エラーの記憶を格納することができるが、この
記録をホストが使用して、診断を行うことができる。Ｒ
ＡＭブロックに伝送の準備ができていない場合には、制
御は直ちに、第３図のブロック６７へ戻される。準備が
できている場合には、制御はブロック１７９からブロッ
ク１８１へ渡され、このブロックにおいてＲＡＭブロッ
クが待ち行列から出され、ホストへの伝送の準備がなさ
れる。作業項目ＣＨＥＫ ＨＯＳＴ ＴＲＡＮＳＭＩＴ
が完了すると、制御は第３図のブロック６７へ渡され
る。

第１７図は作業項目ＰＲＯＣＥＳＳ ＨＯＳＴ ＣＯＭ
ＭＡＮＤを示すものであり、この作業項目は第４図のブ
ロック８３が低優先順位の作業待ち行列ビットＷＱＬ１
０の存在を認識した場合に、開始される。制御はブロッ
ク１８２で始まり、このブロックにおいてビットＷＱＬ
０がリセットされてから、制御が判断ブロック１８３へ
移され、このブロックにおいてホストのコマンドが復号
される。ブロック１８３は次いで、ブロック１８４のひ
とつを作動させ、適切な機能を行って、復号されたホス
トのコマンドを満たす。制御は次いで、ブロック１８６
へ渡され、このブロックにおいて適切なホストのコマン
ドの応答に、ホストへの返信の準備がなされる。ブロッ
ク１８７は次いで、高優先順位の作業待ち行列のビット
ＷＱＨ５をセットし、制御をブロック１８８へ渡すが、
このブロックにおいてマイクロコントローラ３６（第１
図）の割込ＥＸＴ１１が割込可能とされる。制御は次い
で、第４図のブロック８６へ戻される。

第１８図は作業項目ＰＲＯＣＥＳＳ ＨＯＳＴ ＴＲＡ
ＮＳＭＩＴ ＩＮＦＯＲＭＡＴＩＯＮを示すものであっ
て、この作業項目は第４図の判断ブロック８７が、低優
先順位の作業待ち行列ビットＷＱＬ１の存在を認識した
場合に、作動させられる。

制御は判断ブロック１８９で始まり、このブロックにお
いてホスト・データ伝送バッファの可用性がチェックさ
れる。バッファが利用できない場合、制御は直ちに、第
４図のブロック８６へ戻される。バッファが利用できる
場合、マイクロコントローラ３６（第１図）の５個の異
なるデータ源の１つからのデータを、受入れることがで
きる。このデータには次のものが含まれている。装置エ
ラー・コード、ＵＡＲＴブロック、鍵盤バイト、情報コ
ード、またはＲＡＭブロック。これらのデータ源はこの
優先順序で、判断ブロック１９１−１９５によってチェ
ックされる。判断ブロック１９１−１９５の１つがそれ
ぞれのデータ源からの待ち合わせデータの存在を検出す
ると、制御は図示のように、ブロック１９６−２００の
１つへ移される。ホストへの伝送のためのデータが待ち
行列に入っていることを、判断ブロック１９１−１９５
のいずれもが検出しなかった場合、処理は終了される。

ブロック１９６−２００の内作動しているものが、ホス
ト伝送バッファへのデータの待ち行列からの取り出しを
完了すると、制御はブロック２０１へ渡され、このブロ
ックにおいて高優先順位の作業待ち行列ビットＷＱＨ５
がセットされる。制御は次いで、ブロック２０２へ渡さ
れ、このブロックにおいて作業待ち行列ビットＷＱＬ１
がセットそされたままになっているかどうかが、判断さ
れる。ホストへ伝送されるべき他のデータが残っている
場合には、ビットＷＱＬ１がセットされたままとなる。
それ以外の場合には、ビットＷＱＬ１がリセットされ
る。制御は次いで、第４図のブロック８６へ渡される。

第１９図は作業項目ＰＲＯＣＥＳＳ ＫＥＹＶＯＡＲＤ
ＴＲＡＮＳＭＩＴを示すものであり、この作業項目は
作業待ち行列ビットＷＱＬ２がセットされたと、第４図
のブロック８６が判断した場合に、作動させられる。制
御はブロック２０３で始まり、このブロックにおいて鍵
盤へデータを伝送するに適切な時期であるかどうかが、
判断される。適切な時期でない場合、作業項目の実行は
停止され、制御は第４図のブロック８６へ渡される。ブ
ロック２０３が肯定した場合、制御はブロック２０４へ
渡され、このブロックにおいて「送信要求」プロトコル
がマイクロコントローラ３６と鍵盤３３（両者とも第１
図に示す）との間で開始される。第２３図ＤＥルーチン
が次いで実行され、ブロック２０４が発見したエラーを
報告する。次いで、作業待ち行列ビットＷＱＬ２がブロ
ック２０５によって、リセットされる。

ブロック２０６は次いで状況ＷＡＩＴ ＫＥＹＢＯＡＲ
Ｄ ＴＲＡＮＳＭＩＴ ＣＩＭＰＬＥＴＥをセットし、
制御をブロック２０７へ渡すが、このブロックにおいて
「送信要求」プロトコルが完了する。ＤＥルーチンが再
度実行され、次いでブロック２０８は第６図の割込サー
ビス・ルーチンによってリセットされるべき、鍵盤への
伝送が完了したことを示す状況ビットＷＡＩＴ ＫＥＹ
ＶＯＡＲＤ ＴＲＡＮＳＭＩＴ ＣＯＭＰＬＥＴＥを待
つ。

次いで、ＤＥルーチンが再度実行され、その後ブロック
２０９による鍵盤インタフェース状況が更新され、その
後ＤＥルーチンがまた実行される。作業項目ＰＲＯＣＥ
ＳＳ ＫＥＹＢＯＡＲＤ ＴＲＡＮＳＭＩＴが完了する
と、制御が第４図のブロック８６へ渡される。

第２０図は作業項目ＣＨＥＫ ＵＡＲＴ ＴＩＭＥＯＵ
Ｔを示したものであり、この作業項目は低優先順位の作
業待ち行列ビットＷＱＬ３がセットされたことを、第４
図の判断ブロック９０が検出したときに、作動させられ
る。制御はブロック２１１で始まり、このブロックにお
いてＵＡＲＴ待ちカウンタが１だけ減らされる。判断ブ
ロック２１２が次いで、ＵＡＲＴ待ちカウンタを読み取
り、カウントが１以上であれば、制御を第４図のブロッ
ク８６へ戻す。カウントがゼロに等しく、ＵＡＲＴ４２
（第１図）に問題がある可能性を示している場合には、
ブロック２１２は制御をブロック２１３へ渡し、このブ
ロックにおいて作業待ち行列ビットＷＱＬ３がリセット
される。次いで、ＤＥルーチンが実行されね潜在的なＵ
ＡＲＴの問題をホストへ報告する。これは作業項目 Ｃ
ＨＥＫ ＵＡＲＴ ＴＩＭＥＯＵＴが完了したことを知
らせるものであり、制御は第４図のブロック８６へ戻
る。

第２１図は作業項目ＣＨＥＫ ＫＥＹＬＯＣＫ ＳＷＩ
ＴＣＨを示すものであり、この作業項目は低優先順位の
作業待ち行列ビットＷＱＬ４の存在を第４図の判断ブロ
ック９１が検出したときに、作動させられる。制御はブ
ロック２１４で始まり、このブロックにおいてキーロッ
ク・スイット・ライン４７（第１図）のサンプリングが
行われる。制御は次いで、ブロック２１６へ渡され、こ
のブロックにおいてキーロック・スイッチの状況が計算
される。ＩＣ（第２４図）ルーチンが次いで実行され、
ホストへ報告するためのキーロック状況が準備される。
制御は次いで、第４図のブロック８６へ渡される。

第２２図は作業項目ＣＨＥＫ ＫＥＹＶＯＡＲＤ ＲＥ
ＣＥＩＶＥ ＣＯＭＰＬＥＴＥを示すものであり、この
作業項目は低優先順位の作業待ち行列ビットＷＱＬ５が
セットされたことを、判断ブロック９２が認識すること
によって作動させられる。制御はブロック２１７で始ま
り、このブロックにおいて鍵盤待ちカウンタが減らされ
る。次いで、判断ブロック２１８が鍵盤待ちカウンタの
値を判断し、カウントが１以上であれば、制御を第４図
のブロック８６へ戻す。カウントがゼロであって、鍵盤
３３（第１図）に装置エラーが存在する可能性を示して
いる場合には、制御はブロック２１９へ移され、このブ
ロックにおいて作業待ち行列ビットＷＱＬ５がリセット
される。ＤＥルーチンが次いで実行され、鍵盤装置エラ
ーをホストへ報告する準備をする。次いで、鍵盤インタ
フェースがブロック２２０において、鍵盤のモードを
「受信」に変更することも含めてクリアされ、制御は第
４図のブロック８６へ戻される。

第２３図および第２４図はそれぞれ、条件付け装置エラ
ー（ＤＥ）ルーチンおよび情報コード（ＩＣ）待合せル
ーチンを示すものである。これらのルーチンは、上記の
割込サービス・ルーチン（第５図−第１１図）および作
業項（第１２図−第２２図）の全般にわたって呼び出さ
れ、装置エラーや情報コードをホストへ報告する。

制御は判断ブロック２２１における第２３図のＤＥルー
チンで始まり、このブロックにおいて装置エラーを報告
すべきかどうか判断される。報告すべきでない場合に
は、制御はＤＥルーチンを呼び出したより高次のプログ
ラムへ戻される。装置エラーを報告すべき場合には、制
御はブロック２２２へ渡され、このブロックにおいてエ
ラー・コードはホストへの伝送のために待ち行列に入れ
られる。ブロック２２３は次いで、低優先順位の待ち行
列ビットＷＱＬ１をセットし、制御を高次のプログラム
へ戻す。

第２４図のＩＣルーチンは判断ブロック２２４において
制御を開始し、情報コードを報告する必要があるかどう
か判断する。報告する必要がない場合には、制御は直ち
に、ＩＣルーチンを呼び出した高次のプログラムへ戻さ
れる。情報コードを報告すべき場合には、制御はブロッ
ク２２４からブロック２２６へ渡され、このブロックに
おいて情報コードはホストへの伝送のために待ち行列へ
入れられる。制御は次いで、ブロック２２７へ渡され、
このブロックにおいて低優先順位の作業待ち行列ビット
ＷＱＬ１がセットされる。ＩＣルーチンが次いで完了
し、制御はＩＣルーチンを呼び出した高次のプログラム
へ戻る。

本明細書記載の好ましい実施例が説明のためのものであ
り、それ故本発明を制限するものと解釈してはならない
ことが理解されよう。本技術分野の技術者には、本明細
書記載の好ましい実施例の形態および細部に関する変更
が、本発明の精神および範囲を逸脱することなく行いう
ることが理解されよう。

【図面の簡単な説明】

第１図は、本発明を用いた通信アダプタである。 第２図は、第１図の回路における割込要求に応答する制
御の流れを示すフローチャートである。 第３図は、第１図の回路における正規の処理の際のメイ
ン制御ループにおける制御の流れを示すフローチャート
である。 第４図は、第３図で検出された低優先順位の作業項目の
処理の際の制御の流れを示すフローチャートである。 第５図は、第２図で検出された ＫＥＹＶＯＡＲＤ ＲＥＣＥＩＶＥ ＩＮＴＥＲＲＵＰ
Ｔ要求に対するサービス・ルーチンの制御の流れを示す
フローチャートである。 第６図は、第２図で検出された ＫＥＹＶＯＡＲＤ ＴＲＡＮＳＭＩＴ ＩＮＴＥＲＲＵ
ＰＴ要求に対するサービス・ルーチンの制御の流れを示
すフローチャートである。 第７図は、第２図で検出されたＴＩＭＥＯＵＴＴＩＭＥ
Ｒ ＩＮＴＥＲＲＵＰＴ要求に対するサービス・ルーチ
ンの制御の流れを示すフローチャートである。 第８図は、第２図で検出されたＨＯＳＴ ＩＮＴＥＲＲ
ＵＰＴ要求に対するサービス・ルーチンの制御の流れを
示すフローチャートである。 第９図は、第２図で検出されたＳＰＥＡＫＥＲ ＥＲＥ
ＱＵＥＮＣＹ ＩＮＴＥＲＲＵＰＴ １要求に対するサ
ービス・ルーチンの制御の流れを示すフローチャートで
ある。 第１０図は、第２図で検出されたＳＰＥＡＫＥＲ ＦＲ
ＥＱＵＥＮＣＹ ＩＮＴＥＲＲＵＰＴ ０の要求に対す
るサービス・ルーチンの制御の流れを示すフローチャー
トである。 第１１図は、第２図で検出されたＵＡＲＴ ＩＮＴＥＲ
ＲＵＰＴ要求に対するサービス・ルーチンの制御の流れ
を示すフローチャートである。 第１２図は、第３図で検出された作業項目ＰＲＯＣＥＳ
Ｓ ＫＥＹＢＯＡＲＤ ＦＲＡＭＥを実行するための制
御の流れを示すフローチャートである。 第１３図は、第３図で検出された作業項目ＩＮＩＴＩＡ
ＴＥ ＳＹＳＴＥＮＭ ＲＥＳＥＴを実行するための制
御の流れを示すフローチャートである。 第１４図は、第３図で検出された作業項目ＩＮＩＴＩＡ
ＴＥ ＳＹＳＴＥＭ ＴＲＡＰを実行するための制御の
流れを示すフローチャートである。 第１５図は、第３図で検出された作業項目ＰＲＯＣＥＳ
Ｓ ＳＥＲＩＡＬ ＰＯＲＴ ＲＩを実行するための制
御の流れを示すフローチャートである。 第１６図は、第３図で検出された作業項目ＣＨＥＣＫ
ＨＯＳＴ ＴＲＡＮＳＭＩＴを実行するための制御の流
れのフローチャートである。 第１７図は、第４図で検出された作業項目ＰＲＯＣＥＳ
Ｓ ＨＯＳＴ ＣＯＭＭＡＮＤを実行するための制御の
流れのフローチャートである。 第１８図は、第４図で検出された作業項目ＰＲＯＣＥＳ
Ｓ ＨＯＳＴ ＴＲＡＮＳＭＩＴ ＩＮＦＯを実行する
ための制御の流れのフローチャートである。 第１９図は、第４図で検出された作業項目ＰＲＯＣＥＳ
Ｓ ＫＥＹＢＯＡＲＤ ＴＲＡＮＳＭＩＴを実行するた
めの制御の流れのフローチャートである。 第２０図は、第４図で検出された作業項目ＣＨＥＣＫ
ＵＡＲＴ ＴＩＭＥＯＵＴを実行するための制御の流れ
のフローチャートである。 第２１図は、第４図で検出された作業項目ＣＨＥＣＫ
ＫＥＹＬＯＣＫ ＳＷＩＴＣＨを実行するための制御の
流れのフローチャートである。 第２２図は、第４図で検出された作業項目ＣＨＥＣＫ
ＫＥＹＢＯＡＲＤ ＲＥＣＥＩＶＥ ＣＯＭＰＬＥＴＥ
を実行するための制御の流れのフローチャートである。 第２３図は、本発明による条件付け装置エラー待合せ手
順の制御の流れのフローチャートである。 第２４図は、本発明による条件付け情報コード待合せ手
順の制御の流れのフローチャートである。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ホスト処理装置と複数の入出力装置の間の
   ディジタル通信を構成するための割込制御装置であっ
   て、 前記入出力装置からの複数個の割込要求の１つに応答し
   て、正規の処理に割込を行うための割込手段と、 前記割込手段に応答して、該割込要求を満たすために実
   行される所定の作業項目を直ちに処理する必要のあるも
   のとそうでないものとに識別し、直ちに処理する必要の
   ある作業項目のみを実行した後に正規の処理を復帰さ
   せ、直ちに処理する必要のない作業項目は待ち行列に入
   れる手段と、 を有することによって、前記の割込要求の実行を行う際
   に、正規の処理の中断を最小限にすることを特徴とする
   割込制御装置。