JPS61199585A - 抵抗溶接装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は抵抗溶接装置に関する。

［発明の技術的前Ｉｌｌ 従来、抵抗溶接装置は溶接電流を単相交流ヤ三相交流に
よって作ったもの、あるいはコンデンサの放電によって
作ったものが知られている。例えば単相交流で作った溶
接電流波形は第５図の（ａ）に示すようになり、またコ
ンデンサの放電で作った溶接電流波形は第５図の（ｂ）
に示すようになる。

［背景技術の問題点］ しかしながら、単相交流や三相交流では１サイクルの通
電時間が２０ｍ５と長く、このため酸化に対して悪条件
となり、また波形制御も位相制御によってしか行なえず
被溶接物に対する良好な溶接波形を作ることができない
問題があった。また、コンデンサの放電では通電時間を
短くできるが、短時間で高エネルギーを発生することか
ら接触抵抗の高い被溶接物に対して多くのチリを発生す
る問題があり、また波形制御も単なる波高値制御によっ
てしか行なえず被溶接物に対する良好な溶接波形を作る
ことができない問題があった。

［発明の目的］ この発明はこのような問題を解決するために考えられた
もので、溶接すべき被溶接物に合わせた溶接電流波形で
溶接を行なうことができ、高品質の溶接ができる抵抗溶
接装置を提供することを目的とする。

［発明の概要］ この発明は溶接電流の通電回路に介挿されたトランジス
タと、予め設定された溶接電流波形に対応したデジタル
データを格納したメモリと、スタート信号に応動してメ
モリから溶接電流波形に対応したデジタルデータを順次
読出す手段と、この手段によって読み出されたデジタル
データをアナログ信号に変換し、その信号レベルに応じ
てトランジスタの導通状態を可変制御する手段とを設け
、メモリに被溶接物に合わせた溶接電流波形に対応した
デジタルデータを格納するようにしたものである。

［発明の実施例］ 以下、この発明の一実施例を図面を参照して説明する。

第１図において１１はＣＰＵ　（中央処理装置）、１２
は前記ＣＰＵ１１が各部を制御するためのプログラムデ
ータ及び溶接電流波形に対応したデジタルデータを格納
したＲＯＭ　（リード・オンリー・メモリ）、１３は処
理中のデータなどを格納するＲＡＭ　（ランダム・アク
セス・メモリ）、１４はＩ１０ボート、１５はデジタル
データをアナログ信号に変換するＤ／Ａ　（デジタル／
アナログ）変換器である。

前記ＣＰｔＪ１１とＲＯＭ１２、ＲＡＭ１３及びＩ１０
ボート１４とは各種のパスライン１６によって接続され
ている。ざらにＤ／Ａ変換器１５は前記Ｉ１０ボート１
４と接続されている。

前記ＲＯＭ１２に格納されているデジタルデータは例え
ば第２図に示すような溶接電流波形に対して例えばアド
レスを８ビツトで決め、各アドレス毎に波形レベルをデ
ジタルデータで設定したものとなっている。そしてこの
デジタルデータは被溶接物の状態に合わせた理想の溶接
電流波形に対応したものとなっている。

前記ＣＰＵ１１は前記ＲＯＭ１２のプログラムデータに
基づいて第３図に示すように先ず各素子（ＲＡＭ１３、
Ｉ１０ボート１４、Ｄ／Ａ変換器１５など）の初期化を
行なった後Ｉ１０ボート１４からのスタート信号ＳＰの
入力に待機する。そしてスタート信号ＳＰの入力がある
と、最初に設定されたアドレスに基づいて前記ＲＯＭ１
２から最初の波形データを読み出す。例えば第２図に従
えばアドレス「ＯＯ」を指定してデータ「０１」を読み
出す。この読み出した波形データを１０ポート１４を介
してＤ／Ａ変換器１５に出力する。

前記ＣＰｔＪ１１はこのような処理を最終の波形データ
、例えば第２図に従えばアドレス「１１」を指定してデ
ータ「０２」を読み出すまでくり返し行う。但し、この
データは１６進数である。勿論、この読み出しのくり返
しを行っているときにｉよアドレスを１つづつくり上ば
て行く。そして最終波形データの読み出し及びＤ／Ａ変
換器１５への出力制御が終了すると次の溶接制御に待機
する。

前記Ｄ／Ａ変換器１５はデジタルな波形データが入力さ
れるとそのデータ値に従ったレベルのアナログ信号に変
換してベース電流コントロール回路１７に供給している
。前記ベース電流コントロール回路１７はＤ／Ａ変換器
１５からのアナログ信号に基づいてＮＰＮ形トランジス
タ１８のベースに所望のベース電流を供給している。前
記トランジスタ１８はそのコレクターを溶接電源である
直流電源１９のプラス端子に接続するとともにそのエミ
ッタを一方の溶接電極２０ａに接続している。

他方の溶接電極２０ｂは前記直流電！１１１９のマイナ
ス端子に接続されている。前記各溶接電極２０ａ、２０
ｂｆｆｉには被溶接物２１が挟持されている。

前記Ｄ／Ａ変換器１５及びベース電流コントロール回路
１７は前記トランジスタ１８の導通状態を可変制御する
手段を構成するも・のであ゛る。

このような構成の本発明実施例においてはスタート信号
ＳＰがＩ１０ボートに入力されると、ＣＰＬｌｌｌはＲ
ＯＭ１２から予め設定された理想の溶接電流波形に対応
したデジタルな波形データをアドレスを指定しながら順
次読出し、Ｉ１０ボート１４を介してＤ／Ａ変換器１５
に供“給する。これによりＤ／Ａ変換器１５は所望のア
ナログ信号をベース電流コントロール回路１７に供給し
、そのコントロール回路１７によってトランジスタ１８
へのベース電流がＩＪＩＩＩされる。こうしてトランジ
スタ１８は直流電源１９から溶接電極２０ａ、２０ｂを
介して被溶接物２１に供給される溶接電流を設定された
波形になるように制御する。このような制御を行なうこ
とによって例えば第２図に示すような溶接電流波形が容
易に得られる。すなわち、最初少なめに電流を流して接
触部分を仮溶接し、接触抵抗が減少したところで大電流
を流すことができ、スプラッシュの少ない、従ってチリ
の少ない安定した抵抗溶接ができる。しかも溶接電流の
通電時間はｃｐｕｉｉによるプログラム処理の速度に従
うので交流波形を使用するものに比べて充分に短くでき
る。このように良好な溶接制御ができるので高品質の溶
接ができる。

なお、上記実施例においては、ＲＯＭ１２に格納された
波形データを直接Ｄ／Ａ変換器１５に出力しているが、
溶接電流の出力を増幅あるいは減衰させるためにＲＯＭ
１２の波形データをＣＰＵ１１により演算し、この後前
記演算により増幅あるいは減衰されたデジタルデータを
Ｄ／Ａ変換器１５に出力してもよい。さらにこの場合、
ＲＯＭ１２から出力される波形データを上記演算の後に
一旦ＲＡＭ１３に格納し、その後ＲＡＭ１３からプログ
ラムに従って順次読み出してＤ／Ａ変換器１５に出力し
てもよいし、あるいはＲＯＭ１２から出力される波形デ
ータをＲＡＭ１３に一旦格納し、その後ＲＡＭ１３から
順次読み出して上記演算を行ない、Ｄ／Ａ変換器１５に
出力してもよい。

次にこの発明の他の実施例を図面を参照して説明する。

なお、前記実施例と同一の部分には同一符号を付して詳
細な説明は省略する。

これは第４図に示すように、双方向バッファ２２及びメ
モリとしての波形データＲＡＭ２３を設けてＣＰＬＪｌ
ｌによりＩ１０ボート１４に出力される波形データを前
記双方向バッファ２２を介して前記波形データＲＡＭ２
３に格納するようにしている。一方、クロック発生回路
２４を設け、そのクロック発生回路２４からのクロック
信号ＣＬｒをプログラマブル分周器２５に供給している
。前記プログラマブル分周器２５は前記ＣＰＬＪ１１の
制御によってＩ１０ポート１４を介して分局比データＤ
１を入力され、その分局比データＤｌに従ってクロック
信号ＣＬｓを分周制御している。前記分周器２５からの
分周信号ＣＬ２をカウンタ２６に供給している。前記カ
ウンタ２６のカウントデータＤ２は前記波形データＲＡ
Ｍ２３に供給するとともにコンパレータ２７に供給して
いる。前記コンパレータ２７は前記カウンタ２６のカウ
ントデータＤ２とデータ数回路２８に予め設定されたデ
ータＤ３とを比較し、両者が一致したとき一致信号Ｃ８
を前記Ｉ１０ボート１４に供給している。前記りＯツク
発生回路２４、プログラマブル分周器２５及びカウンタ
２６は波形データの読出し手段を構成している。

前記ＣＰＵ１１は波形データＲＡＭ２３に対してＲＯＭ
１２に格納されている波形データを書込むときには先ず
、Ｉ１０ボート１４を介して前記プログラマブル分周器
２５に分周比データＤ１を供給するとともにアンドゲー
ト回路２９にＬレベル信号を供給し、また前記双方向バ
ッファ２２にモードを入力モードにさせるコントロール
信号Ｓ１を供給するとともに波形データＲＡＭ２３にモ
ードを書込みモードにするコントロール信号Ｓ２を供給
し、かつ前記カウンタ２６のクリ信　　　゛号Ｓ３を供
給する。続いてＲＯＭ１２から波形データをアドレスを
指定して順次読み出し、双方向バッファ２２を介して波
形データＲＡＭ２３に順次書込ませている。このとき波
形データＲＡＭ２３に対するアドレス指定はカウンタ２
６のカウントデータによって行われ、かつＣＰＬＪｌｌ
によるＲＯＭ１２からの次の波形データの読出しは分周
器２５から次の分局信号ＣＬ２が出力されたことを確認
して行われる。

また、前記ＣＰＵ１１は前記Ｉ１０ボート１４にスター
ト信号ＳＰの入力があると先ず、Ｉ１０ボート１４を介
して前記カウンタ２６にクリア信号Ｓ３を供給する。続
いてＩ１０ボート１４を介して前記プログラマブル分周
器２５に分周比データＤ１を供給するとともにアンドゲ
ート回路２９にＨレベル信号を供給し、かつ前記波形デ
ータＲＡＭ２３にモードを読出しモードにするコントロ
ール信号Ｓ２を供給する。続いてＣＰＵ１１はカウンタ
２６に対するクリア信号ｓ３の供給を解く。

これによって波形データＲＡＭ２３に格納されている波
形データがカウンタ２６のカウントデータでアドレス指
定されつつ順次前記アンドゲート回路２９に出力される
ようになる。前記ＣＰｔＪ１１はＩ１０ボート１４を介
して前記コンパレータ２７からの一致信号Ｃ８の入力を
確認するとアンドゲート回路２９のＬレベル信号を供給
して１回の溶接における波形データの出力を停止させる
ようにしている。

このような構成の本発明実施例においてはＣＰＵ１１に
よってＲＯＭ１２に格納されている波形データを波形デ
ータＲＡＭ２３に一旦移した後は、ＣＰＵ１１のプログ
ラム制御を離れてカウンタ２６によるアドレス指定によ
って波形データＲＡＭ２３から波形データが読み出され
、アンドゲート回路２９を介してＤ／Ａ変換器１５に供
給されるようになる。そしてＤ／Ａ変換１１５からのア
ナログ信号に応じてベース電流コントロール回路１７が
トランジスタ１８を制御し、被溶接物２１に対する溶接
が行われる。このように溶接制御をＣＰＵ１１によるプ
ログラム制御を離れて、波形データＲＡＭ２３、分周器
２５、カウンタ２６、コンパレータ２７などを使用して
ハードウェア制御によって行っているので、溶接におけ
る通電時間がＣＰＵＩＩのプログラム処理の速度に制約
されることはなく、その時間を分周器２５の分周信号Ｃ
Ｌ２の周波数によって充分に短縮することができる。す
なわち、溶接の高速制御が可能となる。

また、溶接動作中はＣＰＬｌｌｌの制御を離れるので、
その間ＣＰＵ１１は他の処理ができＣＰＵの仕事能率を
向上できる。なお、この実施例においても前記実施例と
同様の効果が得られるのは勿論である。

［発明の効果］ 以上詳述したようにこの発明によれば溶接すべき被溶接
物に合わせた溶接電流波形で溶接を行なうことができ、
高品質の溶接ができる抵抗溶接装置を提供できるもので
ある。

【図面の簡単な説明】

第１図〜第３図はこの発明の一実施例を示すもので、第
１図はブロック図、第２図は波形データの一例を示すグ
ラフ、第３図はＣＰＵによる溶接処理を示す流れ図、第
４図はこの発明の他の実施例を示すブロック図、第５図
は従来の溶接電流波形例を示す波形図である。 １１・・・ＣＰｔＪ　（中央処理装置）、１２・・・Ｒ
ＯＭ（リード・オンリー・メモリ）、１５・・・Ｄ／Ａ
（デジタル／アナログ）変換器、１７・・・ベース電流
コントロール回路、１８・・・ＮＰＮ形トランジスタ、
１９・・・直流電源、２０ａ、２０ｂ・・・溶接電極、
２１・・・被溶接物、２３・・・波形データＲＡＭ、２
５・・・プログラマブル分周器、２６・・・カウンタ、
２７・・・コンパレータ、２８・・・データ数回路。 出願人代理人　弁理士　鈴江武彦 第３図 第５図

Claims (1)

【特許請求の範囲】
1. 溶接電流の通電回路に介挿されたトランジスタと、予め
   設定された溶接電流波形に対応したデジタルデータを格
   納したメモリと、スタート信号に応動して前記メモリか
   ら溶接電流波形に対応したデジタルデータを順次読出す
   手段と、この手段によつて読み出されたデジタルデータ
   をアナログ信号に変換し、その信号レベルに応じて前記
   トランジスタの導通状態を可変制御する手段とを設けた
   ことを特徴とする抵抗溶接装置。