JPS61192107A - Ｍｏｓ電流増幅器 - Google Patents
Ｍｏｓ電流増幅器Info
- Publication number
- JPS61192107A JPS61192107A JP61027764A JP2776486A JPS61192107A JP S61192107 A JPS61192107 A JP S61192107A JP 61027764 A JP61027764 A JP 61027764A JP 2776486 A JP2776486 A JP 2776486A JP S61192107 A JPS61192107 A JP S61192107A
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- JP
- Japan
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- transistors
- input
- transistor
- current
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はカレントミラー（ｃｕｒｒｅｎｔ ｍ１ｒｒｏ
ｒ）として知られている型のＭＯＳ電流増幅器に係る。
ｒ）として知られている型のＭＯＳ電流増幅器に係る。
（２）従来技術の説明
カレントミラーは入力電流に比例して高インピーダンス
の出力電流を与える電流増幅器の代表的なものである。
の出力電流を与える電流増幅器の代表的なものである。
現在ＭＯＳ回路の設計において２つの相反する傾向があ
る。１つは高周波信号に対応するためにエリ短かい電導
チャネル長を有するＭＯＳデバイスを目指すものである
。もう一方は、電力消費を減少させるための低供給電圧
を目指すものであり、これによると１つのチップ上に集
積される１つの回路内により多くのデバイスを含むこと
ができる。上記相反する状況は、カレントミラーの素子
において、それら素子のチャネル長が短かくなるにつれ
て出力コノダクタンスが急速に増加することは別として
も、それら素子のトランスコノダクタンスが増加するこ
とに起因している。結果として得られる低出力インピー
ダンスは、出力トランジスタが直列に接続されている１
つまたはそれ以上のミラーの結合配列を与えるものであ
る。しかしながら、れら配列は、出力トランジスタの各
々が飽和状態でバイアスされるために十分なドレイジ−
ソース電圧”ＤＳを必要とするので、増大された出力イ
ンピーダンスを得るためにはより大きな電力供給電圧を
必要とする。
る。１つは高周波信号に対応するためにエリ短かい電導
チャネル長を有するＭＯＳデバイスを目指すものである
。もう一方は、電力消費を減少させるための低供給電圧
を目指すものであり、これによると１つのチップ上に集
積される１つの回路内により多くのデバイスを含むこと
ができる。上記相反する状況は、カレントミラーの素子
において、それら素子のチャネル長が短かくなるにつれ
て出力コノダクタンスが急速に増加することは別として
も、それら素子のトランスコノダクタンスが増加するこ
とに起因している。結果として得られる低出力インピー
ダンスは、出力トランジスタが直列に接続されている１
つまたはそれ以上のミラーの結合配列を与えるものであ
る。しかしながら、れら配列は、出力トランジスタの各
々が飽和状態でバイアスされるために十分なドレイジ−
ソース電圧”ＤＳを必要とするので、増大された出力イ
ンピーダンスを得るためにはより大きな電力供給電圧を
必要とする。
上記問題の１つの解決策は、米国特許第４、４７７．７
８２号に示されている導電路形状とは異なる別々および
共通の導電路電流を有する入力トランジスタを含む複合
カレントミラー装置である。基本的に入力トランジスタ
の幾何形状は、出力トランジスタのｖＤ８を最適化する
ゲート印加電圧を与えるような事情の下で互いに関連し
ている。ＭＯＳデバイスを用いた２つの組み合わせに関
していえば、入力トランジスタの１つは他の入力トラン
ジスタの少なくとも４倍の幅と長さの比Ｗ／Ｌを有する
導電チャネルをもつものである。この回路は有用なもの
であるけれども、ＭＯＳデバイスに関連するしきい値電
圧ＶＴ の値により応用上制限を受ける。通常の製造
プロセスによれば、ＭＯＳデバイスのしきい値電圧ｖＴ
は約０．７ｖの大きさくｐチャネルデバイスについて
は一〇、７Ｖ、またｎチャネルデバイスについては＋〇
、 ７ Ｖ ）である。飽和を保持するために、トラン
ジスタに関してはデバイスのオノ電圧Ｖ。ＮがＶＴ
工り低くなければならない。ＶｏＮをＶＴ 以下に維持
することを保証すると、低いＶＴ プロセスまたは高イ
ンピーダンス動作における問題が生じる。
８２号に示されている導電路形状とは異なる別々および
共通の導電路電流を有する入力トランジスタを含む複合
カレントミラー装置である。基本的に入力トランジスタ
の幾何形状は、出力トランジスタのｖＤ８を最適化する
ゲート印加電圧を与えるような事情の下で互いに関連し
ている。ＭＯＳデバイスを用いた２つの組み合わせに関
していえば、入力トランジスタの１つは他の入力トラン
ジスタの少なくとも４倍の幅と長さの比Ｗ／Ｌを有する
導電チャネルをもつものである。この回路は有用なもの
であるけれども、ＭＯＳデバイスに関連するしきい値電
圧ＶＴ の値により応用上制限を受ける。通常の製造
プロセスによれば、ＭＯＳデバイスのしきい値電圧ｖＴ
は約０．７ｖの大きさくｐチャネルデバイスについて
は一〇、７Ｖ、またｎチャネルデバイスについては＋〇
、 ７ Ｖ ）である。飽和を保持するために、トラン
ジスタに関してはデバイスのオノ電圧Ｖ。ＮがＶＴ
工り低くなければならない。ＶｏＮをＶＴ 以下に維持
することを保証すると、低いＶＴ プロセスまたは高イ
ンピーダンス動作における問題が生じる。
（３）発明の要約
上記問題は、異なるしきい値電圧ＶＴ工およヒｖ、２ヲ
有するＭｏ５ｔ’ラノジスタの対を使用して該しきい値
の大きさだ関係する回路の動作制限を最小にする複合Ｍ
ＯＳカレントミラー回路手段によって解決される。
有するＭｏ５ｔ’ラノジスタの対を使用して該しきい値
の大きさだ関係する回路の動作制限を最小にする複合Ｍ
ＯＳカレントミラー回路手段によって解決される。
（４）発明の実施例
前述した如くカレントミラーは入力電流に比例した高イ
ンピーダンス出力電流を与える電流増幅器である。出力
電流は通常高利得で負荷を駆動するのに使用される。簡
単なミラーは一般に１つの入力計７↓び１つの出力トラ
ンジスタのペアからなり、それらのゲート電極は相互に
接続されていて、また入力トランジスタのドレイνにお
ける入力電圧ノードに接続されている。上記トランジス
タの各ソースは両方のトランジスタに共通な基準電圧ノ
ードに接続されている。入力トランジスタのドレインお
よびゲートは一定の基準電流を与える電流源に接続され
ている。上記入力および出力トランジスタのゲートとソ
ースは相互だ結ばれているので、出力トランジスタの導
電路における出力電流は増加する。一般に入力および出
力トランジスタは同一のものであり、十分な電流利得を
有するものである。
ンピーダンス出力電流を与える電流増幅器である。出力
電流は通常高利得で負荷を駆動するのに使用される。簡
単なミラーは一般に１つの入力計７↓び１つの出力トラ
ンジスタのペアからなり、それらのゲート電極は相互に
接続されていて、また入力トランジスタのドレイνにお
ける入力電圧ノードに接続されている。上記トランジス
タの各ソースは両方のトランジスタに共通な基準電圧ノ
ードに接続されている。入力トランジスタのドレインお
よびゲートは一定の基準電流を与える電流源に接続され
ている。上記入力および出力トランジスタのゲートとソ
ースは相互だ結ばれているので、出力トランジスタの導
電路における出力電流は増加する。一般に入力および出
力トランジスタは同一のものであり、十分な電流利得を
有するものである。
図には本件発明に従って形成される、少なくとも２つの
異なるしきい値電圧を有するトランジスタを含む複合カ
レントミラー１０が示されている。当該カレントミラー
１０は、上層入力および出力トランジスタ１２．１４の
対と下層入力および出力トランジスタ１６゜１８の対を
含んでいる。図に示されているすべてのトランジスタは
、ｎチャネルエンハンスメント素子である。しかし、本
件発明にょるカレントミラーはｐチャネル素子を用いて
形成することもでき、その場合には供給電源および基準
電圧の極性が反対になるだけである。上層トランジスタ
１２および１４のゲートは相互に接続されるとともに上
層入力トランジスタ１２のトレインに接続されて直列配
列を形成している。下層トランジスタ１６および１８の
ゲートは相互に接続されている。
異なるしきい値電圧を有するトランジスタを含む複合カ
レントミラー１０が示されている。当該カレントミラー
１０は、上層入力および出力トランジスタ１２．１４の
対と下層入力および出力トランジスタ１６゜１８の対を
含んでいる。図に示されているすべてのトランジスタは
、ｎチャネルエンハンスメント素子である。しかし、本
件発明にょるカレントミラーはｐチャネル素子を用いて
形成することもでき、その場合には供給電源および基準
電圧の極性が反対になるだけである。上層トランジスタ
１２および１４のゲートは相互に接続されるとともに上
層入力トランジスタ１２のトレインに接続されて直列配
列を形成している。下層トランジスタ１６および１８の
ゲートは相互に接続されている。
該上層トランジスタ１２は第１の電流源２０および基準
ノード２２間の導電路を形成しており、基準ノード２２
はｎチャネル素子についてはｖＳＳまたｐチャネル素子
についてはＶＤＤとして定義される。下層入力トランジ
スタ１６は第２の電流源２４から基準ノード２２への導
電路を形成している。図に示すように、等化トランジス
タ２６は下層入力トランジスタ１６のドレインと第２の
電流源２４０間に接続されている。核下層入力トランジ
スタ１６のゲートは等化トランジスタ２６のドレインに
接続されている。等化トランジスタ２６のゲートは上層
入力および出力トランジスタ１２および１４のゲートに
接続されている。等化トランジスタ２６が存在すること
により、下層入力トランジスタ１６のＶＤｓが下層出力
トランジスタ１８の■Ｄ８とほぼ等しくなり、それによ
って入力電流路２４とＩ。ＵＴ間におけるミラー１０の
電流オフセットを事実上除外されることを確実とするも
のである。
ノード２２間の導電路を形成しており、基準ノード２２
はｎチャネル素子についてはｖＳＳまたｐチャネル素子
についてはＶＤＤとして定義される。下層入力トランジ
スタ１６は第２の電流源２４から基準ノード２２への導
電路を形成している。図に示すように、等化トランジス
タ２６は下層入力トランジスタ１６のドレインと第２の
電流源２４０間に接続されている。核下層入力トランジ
スタ１６のゲートは等化トランジスタ２６のドレインに
接続されている。等化トランジスタ２６のゲートは上層
入力および出力トランジスタ１２および１４のゲートに
接続されている。等化トランジスタ２６が存在すること
により、下層入力トランジスタ１６のＶＤｓが下層出力
トランジスタ１８の■Ｄ８とほぼ等しくなり、それによ
って入力電流路２４とＩ。ＵＴ間におけるミラー１０の
電流オフセットを事実上除外されることを確実とするも
のである。
電流源２０と２４とは、静止状態において等価基準電鑞
■ｒｅｆ が入力トランジスタ１２および１６の導電
路を流れるように設計されている。ＭＯＳ素子は２乗則
デバイスであるため、そのドレイン電流は次式で簡単に
表わされる多項式によってゲート・ソース電圧ＶＧＳに
関係している。
■ｒｅｆ が入力トランジスタ１２および１６の導電
路を流れるように設計されている。ＭＯＳ素子は２乗則
デバイスであるため、そのドレイン電流は次式で簡単に
表わされる多項式によってゲート・ソース電圧ＶＧＳに
関係している。
ＩＤ＆Ｉｃ Ｔ（ＶＧＳ −ｖＴ）２（ｔ）ただしＩＤ
は導電路のドレイン・ソース電流、Ｗ／Ｌはチャネル
の幅対長さの比、ＶＧＳはゲート・ソース電圧およびＶ
Ｔ は素子のしきい値電圧である。前述した米国特許第
４．４７７゜７８２号において導出されかつ説明されて
いるように上層入力トランジスタ１２の （１／４）・（Ｗ／Ｌ）のために、ミラー１０の上層お
よび下層部のゲートバイアス電圧は静止状態において出
力トランジスタ１４および１Ｂの両方が飽和よりも十分
高い電圧であるＶ。Ｎで動作することができる。
は導電路のドレイン・ソース電流、Ｗ／Ｌはチャネル
の幅対長さの比、ＶＧＳはゲート・ソース電圧およびＶ
Ｔ は素子のしきい値電圧である。前述した米国特許第
４．４７７゜７８２号において導出されかつ説明されて
いるように上層入力トランジスタ１２の （１／４）・（Ｗ／Ｌ）のために、ミラー１０の上層お
よび下層部のゲートバイアス電圧は静止状態において出
力トランジスタ１４および１Ｂの両方が飽和よりも十分
高い電圧であるＶ。Ｎで動作することができる。
図を参照すると、下層入力トランジスタ１６のｖＤｓが
Ｖ。Ｎに等しく、トランジスタ１６．１８のゲートと基
準ノード２２間の電圧がＶＴ□＋ＶｏＮに等しいので、
等化トランジスタ２６のトレインとソース間の電圧ＶＤ
８力ｈＪＶＴ工に等しくなければならない。回路が正し
く動作させるために、入力および出力トランジスタの如
き等価トランジスタ２６は飽和状態に残らなければなら
ない。すなわちｖＤＳ〔すなわち■ 〕 はＶ。Ｎより
大きくなければならない。上述したように、この要請は
高速処理および高い動作温度を有する回路においては問
題となるものである。というのはｖＴの最小値は上記条
件下で実現されるからである。通常の製造工程では、Ｍ
ＯＳ素子のしきい値電圧ＶＴ はしきい値調節注入と呼
ばれる工程で変化する。すなわち、回路には例えばドー
パントとしてホウ素がイオン注入されてしきい値電圧が
修正される。ｐチャネルデバイスに関しては、注入によ
りＶＴ が約−ｉ、ｓｖから−０，８Ｖまで増加する
。実際の注入プロセスの詳細な議論は、１９７３年国際
電子デバイス会議のテクニカル ダイジェストの１９７
３年１２月号（ｔｈｅ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅ
ｓｔｏｆ ｔｈｅ １９７３ Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ Ｍｅｅｔｉｎ
ｇ 、 Ｄｅｃ、 １９７３ンの第４６７頁から４６
８頁にあるペレシニ（Ｐ、Ｐｅｒｅｓｓｉｎｉ）等によ
る「イオン注入によるＮチャネル エンハノスメノト型
ＦＥＴのしきい値電圧の調整（Ｔｈｒｅｓｈｏｌｄ’Ａ
ｄｊｕｓｔｍｅｎｔ ｏｆ Ｎ−ＣｈａｎｎｅｌＥｎｈ
ａｎｃｅｍｅｎｔ Ｍｏｄｅ ＦＥＴ５ｂｙ Ｉｏｎ
Ｉｍｐｌａｎｔａｔｉｏｎ） Ｊに与えられている。
Ｖ。Ｎに等しく、トランジスタ１６．１８のゲートと基
準ノード２２間の電圧がＶＴ□＋ＶｏＮに等しいので、
等化トランジスタ２６のトレインとソース間の電圧ＶＤ
８力ｈＪＶＴ工に等しくなければならない。回路が正し
く動作させるために、入力および出力トランジスタの如
き等価トランジスタ２６は飽和状態に残らなければなら
ない。すなわちｖＤＳ〔すなわち■ 〕 はＶ。Ｎより
大きくなければならない。上述したように、この要請は
高速処理および高い動作温度を有する回路においては問
題となるものである。というのはｖＴの最小値は上記条
件下で実現されるからである。通常の製造工程では、Ｍ
ＯＳ素子のしきい値電圧ＶＴ はしきい値調節注入と呼
ばれる工程で変化する。すなわち、回路には例えばドー
パントとしてホウ素がイオン注入されてしきい値電圧が
修正される。ｐチャネルデバイスに関しては、注入によ
りＶＴ が約−ｉ、ｓｖから−０，８Ｖまで増加する
。実際の注入プロセスの詳細な議論は、１９７３年国際
電子デバイス会議のテクニカル ダイジェストの１９７
３年１２月号（ｔｈｅ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅ
ｓｔｏｆ ｔｈｅ １９７３ Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ Ｍｅｅｔｉｎ
ｇ 、 Ｄｅｃ、 １９７３ンの第４６７頁から４６
８頁にあるペレシニ（Ｐ、Ｐｅｒｅｓｓｉｎｉ）等によ
る「イオン注入によるＮチャネル エンハノスメノト型
ＦＥＴのしきい値電圧の調整（Ｔｈｒｅｓｈｏｌｄ’Ａ
ｄｊｕｓｔｍｅｎｔ ｏｆ Ｎ−ＣｈａｎｎｅｌＥｎｈ
ａｎｃｅｍｅｎｔ Ｍｏｄｅ ＦＥＴ５ｂｙ Ｉｏｎ
Ｉｍｐｌａｎｔａｔｉｏｎ） Ｊに与えられている。
しきい値電圧の調整プロセスに関連して、本件発明では
下層入力および出力トランジスタ１６および１８からし
きい値調整注入を除去することによって、等価トランジ
スタ２６に対する■。ＮくｖＴ の要請をかなり軽減す
ることができる回路を提供することができる。
下層入力および出力トランジスタ１６および１８からし
きい値調整注入を除去することによって、等価トランジ
スタ２６に対する■。ＮくｖＴ の要請をかなり軽減す
ることができる回路を提供することができる。
従って、図に示されているｎチャネル装置については、
下層トランジスタ１６および１８のしきい値電圧ＶＴ
、これをＶＴ□ と記すが、この電圧が近似的に＋１．
５ｖに等しい。通常の装置と類似してトランジスタ１２
および１４のしきい値電圧、これをＶＴ２と記すが、こ
の電圧は十〇、７ｖの値に調整される。従って、本件発
明によれば、通常の調整しきい値が＋〇、 ７ Ｖであ
るに６かかわらず、等価トランジスタ２６を横断するド
レイン・ソース電圧ｖＤＳ （＝ＶＴ） ハ公称値＋
１．５ Ｖ Ｋ 等Ｌ （ナル。
下層トランジスタ１６および１８のしきい値電圧ＶＴ
、これをＶＴ□ と記すが、この電圧が近似的に＋１．
５ｖに等しい。通常の装置と類似してトランジスタ１２
および１４のしきい値電圧、これをＶＴ２と記すが、こ
の電圧は十〇、７ｖの値に調整される。従って、本件発
明によれば、通常の調整しきい値が＋〇、 ７ Ｖであ
るに６かかわらず、等価トランジスタ２６を横断するド
レイン・ソース電圧ｖＤＳ （＝ＶＴ） ハ公称値＋
１．５ Ｖ Ｋ 等Ｌ （ナル。
故に、ＶｏＮ＜ＶＴ の要請はトランジスタ１６および
１８調整されていないしきい値電圧と調整されたしきい
値電圧との差に等しい量だけ軽減される。この例では、
追加マーモノ十〇、 Ｓ Ｖが達成される。
１８調整されていないしきい値電圧と調整されたしきい
値電圧との差に等しい量だけ軽減される。この例では、
追加マーモノ十〇、 Ｓ Ｖが達成される。
上層トランジスタ１２および１４をイオン注入して＋〇
、 ７ Ｖ下層しきい値を達成する一方、公称しきい値
＋１，５ｖの下層トランジスタ１６および１８を提供す
るために従来技術と同じしきい値調整注入が使用できる
が、ただし下層トランジスタを注入から保護するために
必要なしきい値調整マスクの修正が必要である。
、 ７ Ｖ下層しきい値を達成する一方、公称しきい値
＋１，５ｖの下層トランジスタ１６および１８を提供す
るために従来技術と同じしきい値調整注入が使用できる
が、ただし下層トランジスタを注入から保護するために
必要なしきい値調整マスクの修正が必要である。
一方、上述した電圧値以外の値を与えるために２つのマ
スクおよび２回の注入を必要とするより複雑なプロセス
を用いることもできる。しかしながら、ｔ？！とんどの
応用に関していえばしきい値調整マスクの簡単な修正で
もって本件発明に用いられる異なるしきい値電圧を達成
することができる。
スクおよび２回の注入を必要とするより複雑なプロセス
を用いることもできる。しかしながら、ｔ？！とんどの
応用に関していえばしきい値調整マスクの簡単な修正で
もって本件発明に用いられる異なるしきい値電圧を達成
することができる。
図は本件発明に従って形成される複合カレントミラーの
回路図である。 〔主要符号の説明〕 １２．１４・・・上層トランジスタ １６．１８・・・下層トランジスタ ２０・・・第１の電流源 ２４・・・第２の電流源 ２６・・・等価トランジスタ 出願人 ： アメリカン テレフォン アンドテレグラ
フ カムパニー 手続補正書 昭和６１年 ３月１９日 特許庁長官 宇 賀 道 部 殿 １、事件の表示 昭和６１年特許願ｊ＄ ２７７６４号２、発明の名称 ＭＯ５電流増幅器 ３、補正をする者 事件との関係 特許出願人 ４、代理人 ５、補正の対象 「図 面」６、補正の内
容 別紙の通り図面の浄書内容に変更なし 別紙の通り正式図面を１通提出致します。
回路図である。 〔主要符号の説明〕 １２．１４・・・上層トランジスタ １６．１８・・・下層トランジスタ ２０・・・第１の電流源 ２４・・・第２の電流源 ２６・・・等価トランジスタ 出願人 ： アメリカン テレフォン アンドテレグラ
フ カムパニー 手続補正書 昭和６１年 ３月１９日 特許庁長官 宇 賀 道 部 殿 １、事件の表示 昭和６１年特許願ｊ＄ ２７７６４号２、発明の名称 ＭＯ５電流増幅器 ３、補正をする者 事件との関係 特許出願人 ４、代理人 ５、補正の対象 「図 面」６、補正の内
容 別紙の通り図面の浄書内容に変更なし 別紙の通り正式図面を１通提出致します。
Claims (1)
- 【特許請求の範囲】 各々が導電路とゲート電極を有し、該導電 路が互いに平行に接続されている２つの入力ＭＯＳトラ
ンジスタ（例えば１２、１６）；前記入力トランジスタ
の各々に入力電流を 供給するための手段（例えば２０、２４）；各々が導電
路およびゲート電極を有し、前 記入力トランジスタと１対１の関係にある２つの出力Ｍ
ＯＳトランジスタ（例えば１４、１８）を含み、前記各
々の出力トランジスタのゲート電極は関連する入力トラ
ンジスタの導電路の１点およびそのゲート電極に接続さ
れていて、前記入力トランジスタの１つ（例えば１６）
および前記出力トランジスタの１つ（例えば１８）は他
の入力および出力トランジスタのしきい値電圧（Ｖ＿Ｔ
＿２）よりも大きいしきい値電圧（Ｖ＿Ｔ＿１）を有し
ていて、かつ導電路が前記入力トランジスタの１つ（例 えば１６）の導電路に直列にかつ当該トランジスタ（１
６）と前記入力トランジスタの１つ（１６）のゲート電
極がその入力電流路に接続されている点との間に接続さ
れている等化ＭＯＳトランジスタ（例えば２６）を含み
、当該等化トランジスタは入力トランジスタの各々に対
して同じ大きさの電流を供給し、かつ該第１の大きいし
きい値電圧に等しいドレイン・ソース電圧を有すること
を特徴とするＭＯＳ電流増幅器装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/700,029 US4618815A (en) | 1985-02-11 | 1985-02-11 | Mixed threshold current mirror |
| US700029 | 1985-02-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61192107A true JPS61192107A (ja) | 1986-08-26 |
| JPH0666607B2 JPH0666607B2 (ja) | 1994-08-24 |
Family
ID=24811911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61027764A Expired - Lifetime JPH0666607B2 (ja) | 1985-02-11 | 1986-02-10 | Ｍｏｓ電流増幅器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4618815A (ja) |
| JP (1) | JPH0666607B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8600306A (nl) * | 1986-02-10 | 1987-09-01 | Philips Nv | Schakeling voor het leveren van een stuurspanning aan een stroombronschakeling. |
| EP0308000B1 (en) * | 1987-09-14 | 1991-05-29 | Koninklijke Philips Electronics N.V. | Amplifier arrangement |
| GB2214018A (en) * | 1987-12-23 | 1989-08-23 | Philips Electronic Associated | Current mirror circuit arrangement |
| US4855618A (en) * | 1988-02-16 | 1989-08-08 | Analog Devices, Inc. | MOS current mirror with high output impedance and compliance |
| US5254880A (en) * | 1988-05-25 | 1993-10-19 | Hitachi, Ltd. | Large scale integrated circuit having low internal operating voltage |
| US4994688A (en) * | 1988-05-25 | 1991-02-19 | Hitachi Ltd. | Semiconductor device having a reference voltage generating circuit |
| US4818929A (en) * | 1988-07-01 | 1989-04-04 | American Telephone And Telegraph Company, At&T Bell Laboratories | Fully differential analog comparator |
| FR2678399B1 (fr) * | 1991-06-27 | 1993-09-03 | Thomson Composants Militaires | Miroir de courant fonctionnant sous faible tension. |
| KR100299597B1 (ko) * | 1993-02-12 | 2001-10-22 | 요트.게.아. 롤페즈 | 캐스코드전류미러가포함된집적회로 |
| DE4329867C1 (de) * | 1993-09-03 | 1994-09-15 | Siemens Ag | Stromspiegel |
| DE4329866C1 (de) * | 1993-09-03 | 1994-09-15 | Siemens Ag | Stromspiegel |
| US5410275A (en) * | 1993-12-13 | 1995-04-25 | Motorola Inc. | Amplifier circuit suitable for use in a radiotelephone |
| US5479135A (en) * | 1994-01-12 | 1995-12-26 | Advanced Micro Devices, Inc. | Method of ultra-high frequency current amplification using MOSFET devices |
| US5635869A (en) * | 1995-09-29 | 1997-06-03 | International Business Machines Corporation | Current reference circuit |
| US5966005A (en) * | 1997-12-18 | 1999-10-12 | Asahi Corporation | Low voltage self cascode current mirror |
| AU3082001A (en) * | 1999-11-11 | 2001-06-06 | Broadcom Corporation | Biasing scheme for low supply headroom applications |
| US6291977B1 (en) * | 2000-03-29 | 2001-09-18 | Nortel Networks Limited | Differential current mirror with low or eliminated differential current offset |
| US6809590B1 (en) * | 2003-05-12 | 2004-10-26 | Texas Instruments Incorporated | Output stage using positive feedback to provide large current sourcing capability |
| JP4666346B2 (ja) * | 2004-11-17 | 2011-04-06 | ルネサスエレクトロニクス株式会社 | 電圧比較器 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3895966A (en) * | 1969-09-30 | 1975-07-22 | Sprague Electric Co | Method of making insulated gate field effect transistor with controlled threshold voltage |
| US3868274A (en) * | 1974-01-02 | 1975-02-25 | Gen Instrument Corp | Method for fabricating MOS devices with a multiplicity of thresholds on a semiconductor substrate |
| US4052229A (en) * | 1976-06-25 | 1977-10-04 | Intel Corporation | Process for preparing a substrate for mos devices of different thresholds |
| DE2826624C2 (de) * | 1978-06-19 | 1982-11-04 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Integrierte IGFET-Konstantstromquelle |
| JPS562017A (en) * | 1979-06-19 | 1981-01-10 | Toshiba Corp | Constant electric current circuit |
| NL8001558A (nl) * | 1980-03-17 | 1981-10-16 | Philips Nv | Stroomstabilisator opgebouwd met veldeffekttransistor van het verrijkingstype. |
| US4300091A (en) * | 1980-07-11 | 1981-11-10 | Rca Corporation | Current regulating circuitry |
| FR2494519A1 (fr) * | 1980-11-14 | 1982-05-21 | Efcis | Generateur de courant integre en technologie cmos |
| GB2090442B (en) * | 1980-12-10 | 1984-09-05 | Suwa Seikosha Kk | A low voltage regulation circuit |
| US4477782A (en) * | 1983-05-13 | 1984-10-16 | At&T Bell Laboratories | Compound current mirror |
| US4550284A (en) * | 1984-05-16 | 1985-10-29 | At&T Bell Laboratories | MOS Cascode current mirror |
-
1985
- 1985-02-11 US US06/700,029 patent/US4618815A/en not_active Expired - Lifetime
-
1986
- 1986-02-10 JP JP61027764A patent/JPH0666607B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
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| US4618815A (en) | 1986-10-21 |
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