JPS6119148A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6119148A JPS6119148A JP14002484A JP14002484A JPS6119148A JP S6119148 A JPS6119148 A JP S6119148A JP 14002484 A JP14002484 A JP 14002484A JP 14002484 A JP14002484 A JP 14002484A JP S6119148 A JPS6119148 A JP S6119148A
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- Japan
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- layer
- wiring
- insulating film
- al2o3
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置の製造方法に関し、特に多層配線構
造を有する半導体装置において上層配線の下層配線段部
での断線を抑制できる下層配線の製造方法に関する。
造を有する半導体装置において上層配線の下層配線段部
での断線を抑制できる下層配線の製造方法に関する。
（従来技術）
一般に二層配線構造を持つ集積回路を構成しようとする
場合、第３図に示す如く、所定の回路構成素子（図示せ
ず）が作り込まれた半導体基板１上に形成された絶縁膜
２上に、選択エツチング技術を用いて下層配線３を構成
した後、酸化シリコン又は窒化シリコン等の絶縁膜４を
全面に被着せしめ、上下層間の電流連絡路（スルーホー
ル二図示せず）を設け、その後上層配線５を前記下層配
線と同様の方法でパターニングしていた。この方法によ
れば、選択エンチングして出来た急峻な段差が上層配線
層を被着し加工する際障害となシ、核部における上層配
線の断線がしばしば発生していた。
場合、第３図に示す如く、所定の回路構成素子（図示せ
ず）が作り込まれた半導体基板１上に形成された絶縁膜
２上に、選択エツチング技術を用いて下層配線３を構成
した後、酸化シリコン又は窒化シリコン等の絶縁膜４を
全面に被着せしめ、上下層間の電流連絡路（スルーホー
ル二図示せず）を設け、その後上層配線５を前記下層配
線と同様の方法でパターニングしていた。この方法によ
れば、選択エンチングして出来た急峻な段差が上層配線
層を被着し加工する際障害となシ、核部における上層配
線の断線がしばしば発生していた。
とりわけ、この現象は隣接する下層配線間隔が狭い箇所
で著しく、上層配線は核部において、ｌミクロン以下の
深い７字型溝を作り半導体集積回路の品質及び信頼性を
低下させていた。
で著しく、上層配線は核部において、ｌミクロン以下の
深い７字型溝を作り半導体集積回路の品質及び信頼性を
低下させていた。
（発明の目的）
本発明の目的は、上記欠点を除去し、上層配線の断線、
とシわけ、隣接下層配線挟設部間の上層配線の断線を従
来技術に対して大幅な変更を加える事なく防止し、高歩
留シ高品質な多層配線構造を持つ半導体装置の製造方法
を提供するととＫある。
とシわけ、隣接下層配線挟設部間の上層配線の断線を従
来技術に対して大幅な変更を加える事なく防止し、高歩
留シ高品質な多層配線構造を持つ半導体装置の製造方法
を提供するととＫある。
（発明の構成）
本発明の半導体装置の製造方法は、多層配線構造を有す
る半導体装置の製造方法において、所定の回路構成素子
の作り込まれた半導体基板上の絶縁膜の上に下層配線層
を形成する工程と、該下層配線層上に下層配線形成用の
マスクパターン形成のためのホトレジスト処理を施す工
程と、前記マスクパターンをマスクとして下層配線層の
表面を陽極酸化する工程と、陽極酸化により変換された
表面の酸化膜層をエツチング除去し下層配線材の一部を
残す工程と、残された配線材を選択的にエツチング除去
する工程とを含んで構成される。
る半導体装置の製造方法において、所定の回路構成素子
の作り込まれた半導体基板上の絶縁膜の上に下層配線層
を形成する工程と、該下層配線層上に下層配線形成用の
マスクパターン形成のためのホトレジスト処理を施す工
程と、前記マスクパターンをマスクとして下層配線層の
表面を陽極酸化する工程と、陽極酸化により変換された
表面の酸化膜層をエツチング除去し下層配線材の一部を
残す工程と、残された配線材を選択的にエツチング除去
する工程とを含んで構成される。
（作用）
本発明においては下層配線をマスクパターンのまま選択
エツチングするのでなく、選択エツチングする前に予め
陽極酸化により例えば、アルミニウム下層配線膜厚の１
／３〜２／３を酸化アルミニウムに変換した後、該層の
みをエツチング除去することにより、陽極酸化時にマス
ク材端から少し内側まで酸化アルミニウムに変換され（
酸化アルミニウムに食い込みが生ずる）、エツチング除
去されるため下層配線端が従来のように急峻な断面を形
成せず、下層配線配線端の肩が削シ取られた形状を呈す
るようになる。
エツチングするのでなく、選択エツチングする前に予め
陽極酸化により例えば、アルミニウム下層配線膜厚の１
／３〜２／３を酸化アルミニウムに変換した後、該層の
みをエツチング除去することにより、陽極酸化時にマス
ク材端から少し内側まで酸化アルミニウムに変換され（
酸化アルミニウムに食い込みが生ずる）、エツチング除
去されるため下層配線端が従来のように急峻な断面を形
成せず、下層配線配線端の肩が削シ取られた形状を呈す
るようになる。
その結果、層間絶縁膜、更には上層配線層を被着した場
合、下層配線段部における飛来粒子に対する立体角が大
きくなるため、両者のステップカバレッジが大きくなシ
、上層配線層の断線を防ぐことができる。
合、下層配線段部における飛来粒子に対する立体角が大
きくなるため、両者のステップカバレッジが大きくなシ
、上層配線層の断線を防ぐことができる。
本方法によれば、酸化アルミニウムのマスク端からの横
方向の食い込みは、陽極酸化電圧、電流。
方向の食い込みは、陽極酸化電圧、電流。
溶液等の条件によって正確に制御可能であ）、それ故に
下層配線断面積の減少も予め設計段階に考慮できる範囲
内にある。
下層配線断面積の減少も予め設計段階に考慮できる範囲
内にある。
更に又、本発明と同様な目的のために行う２ステツプエ
ツチング（例えば、ウェットエツチングとドライエツチ
ングの組合せ）による方法１よシよシ以上膜厚を正確に
制御できるため、配線断面積のばらつきも少くする事が
出来る。
ツチング（例えば、ウェットエツチングとドライエツチ
ングの組合せ）による方法１よシよシ以上膜厚を正確に
制御できるため、配線断面積のばらつきも少くする事が
出来る。
（実施例）
以下、本発明の実施例について、図面を参照して説明す
る。
る。
第１図（ａｌ〜ｆｅ）は本発明の一実施例を説明するた
めに工程順に示した断面図である。
めに工程順に示した断面図である。
先ず、第１図＋ａ）に示すように、半導体集積回路素子
（図示せず）が作り込まれ゛は半導体基板１０表面に半
導体集積回路素子と下層配線を絶縁分離するだめの絶縁
膜２を形成する。この絶縁膜は半導体素子のパッシベー
ションの役割も兼ねることが多い。又絶縁膜には半導体
素子の各電極と配線層のコンタクト窓も存在するが省略
する。次いで、下層配線層となるアルミニウム薄膜層３
を０．５〜１．０μｍ形成する。次いで下層配線パター
ンのマスク材となるホトレジスト６をアルミニウム薄膜
層３の上に形成する。こ＼に使用するホトレジストは陽
極酸化及びその後の一連の処理において、はがれが生じ
ないよう下地アルミニウム層との密着力の強いネガ型レ
ジストの方がポジ型レジストよシ望ましい。
（図示せず）が作り込まれ゛は半導体基板１０表面に半
導体集積回路素子と下層配線を絶縁分離するだめの絶縁
膜２を形成する。この絶縁膜は半導体素子のパッシベー
ションの役割も兼ねることが多い。又絶縁膜には半導体
素子の各電極と配線層のコンタクト窓も存在するが省略
する。次いで、下層配線層となるアルミニウム薄膜層３
を０．５〜１．０μｍ形成する。次いで下層配線パター
ンのマスク材となるホトレジスト６をアルミニウム薄膜
層３の上に形成する。こ＼に使用するホトレジストは陽
極酸化及びその後の一連の処理において、はがれが生じ
ないよう下地アルミニウム層との密着力の強いネガ型レ
ジストの方がポジ型レジストよシ望ましい。
次に１第１図（ｂ）に示すように、マスクパターンの形
成された半導体基板ｌを、例えば２％硫酸水溶液中工陽
極酸化を行い、下層アルミニウム膜層３の膜厚のｌ／３
〜２／３の膜厚だけ酸化アルミニウム７に変換する。こ
のときアルミニウム［下層は選択陽極酸化のマスクに用
いた前記レジストパターンの端から少し内側まで陽極酸
化膜に変換される。
成された半導体基板ｌを、例えば２％硫酸水溶液中工陽
極酸化を行い、下層アルミニウム膜層３の膜厚のｌ／３
〜２／３の膜厚だけ酸化アルミニウム７に変換する。こ
のときアルミニウム［下層は選択陽極酸化のマスクに用
いた前記レジストパターンの端から少し内側まで陽極酸
化膜に変換される。
次に、第１図１ｃ）に示すように、変換された酸化アル
ミニウムだけをエツチングする為、酸化アルミニウム／
アルミニウムのエツチング選択比が大きい液で酸化アル
ミニウムをエツチング除去する。
ミニウムだけをエツチングする為、酸化アルミニウム／
アルミニウムのエツチング選択比が大きい液で酸化アル
ミニウムをエツチング除去する。
次に、第１図ｔｄ）に示すように、望しくけ異方性のエ
ツチング特性を持つリアクティブイオンエツチングによ
って残ったアルミニウムを下地絶縁膜が露出するまでエ
ツチング除去する。リアクティブイオンエツチングが使
用できない時は、酸化アルミニウムをエツチング除去後
、１５０〜２００℃程度の恒温槽中で焼き固めた後、ウ
ェットエツチングしてもよいが、陽極酸化による効果が
減少するばかシでなく、エツチング終点がウェーノ・内
で一様でなく制御しにくくなるのでリアクティブイオン
エツチングが最適である。
ツチング特性を持つリアクティブイオンエツチングによ
って残ったアルミニウムを下地絶縁膜が露出するまでエ
ツチング除去する。リアクティブイオンエツチングが使
用できない時は、酸化アルミニウムをエツチング除去後
、１５０〜２００℃程度の恒温槽中で焼き固めた後、ウ
ェットエツチングしてもよいが、陽極酸化による効果が
減少するばかシでなく、エツチング終点がウェーノ・内
で一様でなく制御しにくくなるのでリアクティブイオン
エツチングが最適である。
次に、第１図（ｅ）に示すように、従来と同様な方法・
手順でホトレジスト６を除去した後、層間絶縁膜４を被
着した後、上下層間の電流通路であるスルーホール（図
示せず）を形成し、全面に上層配線金属であるアルミニ
ウムを１．２〜１８μｍの厚さにスパッタ装置で被着し
、ホトレジスト処理を施せば本実施例は完成する。
手順でホトレジスト６を除去した後、層間絶縁膜４を被
着した後、上下層間の電流通路であるスルーホール（図
示せず）を形成し、全面に上層配線金属であるアルミニ
ウムを１．２〜１８μｍの厚さにスパッタ装置で被着し
、ホトレジスト処理を施せば本実施例は完成する。
（発明の効果）
以上説明したとおり、本発明によれば、上層配線の断線
、特に隣接下層配線挟設部間の上層配線の断線を従来技
術に対して大幅力変更を加えることたく防止し、高歩留
シ、高品質の多層配線構造の半導体装置を製造すること
ができる。
、特に隣接下層配線挟設部間の上層配線の断線を従来技
術に対して大幅力変更を加えることたく防止し、高歩留
シ、高品質の多層配線構造の半導体装置を製造すること
ができる。
第１図ｔａｌ〜（ｅ）は本発明の一実施例を説明するた
めに工程順に示した断面図、第２図は従来の多層配線構
造の半導体装置の断面図である。 １・・・・・・半導体基板、２・・−・・・絶縁膜、３
・・・・・・アルミニウム等の下層配線層、４・・・・
・・酸化シリコン又は窒化シリコン等からなる層間絶縁
膜、５・・・・・・上層配線層、６−・・・・・ホトレ
ジスト等のマスク材、７・・・・・・酸化アルミニウム
。 第１図 柴２図
めに工程順に示した断面図、第２図は従来の多層配線構
造の半導体装置の断面図である。 １・・・・・・半導体基板、２・・−・・・絶縁膜、３
・・・・・・アルミニウム等の下層配線層、４・・・・
・・酸化シリコン又は窒化シリコン等からなる層間絶縁
膜、５・・・・・・上層配線層、６−・・・・・ホトレ
ジスト等のマスク材、７・・・・・・酸化アルミニウム
。 第１図 柴２図
Claims (1)
- 多層配線構造を有する半導体装置の製造方法において、
所定の回路構成素子の作り込まれた半導体基板上の絶縁
膜上に下層配線層を形成する工程と、該下層配線層上に
下層配線形成用のマスクパターン形成のためのホトレジ
スト処理を施す工程と、前記マスクパターンをマスクと
して下層配線層の表面を陽極酸化する工程と、陽極酸化
により変換された表面の酸化膜層をエッチング除去し下
層配線材の一部を残す工程と、残された配線材を選択的
にエッチング除去する工程とを含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14002484A JPS6119148A (ja) | 1984-07-06 | 1984-07-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14002484A JPS6119148A (ja) | 1984-07-06 | 1984-07-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6119148A true JPS6119148A (ja) | 1986-01-28 |
Family
ID=15259169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14002484A Pending JPS6119148A (ja) | 1984-07-06 | 1984-07-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6119148A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637189A (ja) * | 1992-07-17 | 1994-02-10 | Sharp Corp | 薄膜素子の製造方法 |
| US5905515A (en) * | 1994-09-01 | 1999-05-18 | Brother Kogyo Kabushiki Kaisha | Water-repellent film for a nozzle plate of an ink ejecting device |
-
1984
- 1984-07-06 JP JP14002484A patent/JPS6119148A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637189A (ja) * | 1992-07-17 | 1994-02-10 | Sharp Corp | 薄膜素子の製造方法 |
| US5905515A (en) * | 1994-09-01 | 1999-05-18 | Brother Kogyo Kabushiki Kaisha | Water-repellent film for a nozzle plate of an ink ejecting device |
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