JPS6119075B2 - - Google Patents
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- JPS6119075B2 JPS6119075B2 JP2196580A JP2196580A JPS6119075B2 JP S6119075 B2 JPS6119075 B2 JP S6119075B2 JP 2196580 A JP2196580 A JP 2196580A JP 2196580 A JP2196580 A JP 2196580A JP S6119075 B2 JPS6119075 B2 JP S6119075B2
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- memory
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- cpu
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- 230000015654 memory Effects 0.000 claims description 47
- 230000010365 information processing Effects 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 3
- 208000033748 Device issues Diseases 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/0007—Image acquisition
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Processing Or Creating Images (AREA)
- Image Input (AREA)
Description
【発明の詳細な説明】
本発明は、画情報処理装置に関し、特に画像情
報用のリアル・タイム・メモリを用い、かつ従来
の処理装置と互換性を有する画情報処理装置に関
するものである。
報用のリアル・タイム・メモリを用い、かつ従来
の処理装置と互換性を有する画情報処理装置に関
するものである。
画像情報を記憶するためには、大容量のメモリ
が必要である。例えば、Ａ列４番の画像情報を12
×12ドツト／mm、256階調／画素の解像度で記憶
するには、Ａ列４番の大きさが210×297（mm）で
あり、256階調は２８で現わされるので、210×
298×12×12×８≒9Mバイトのメモリが必要とな
る。
が必要である。例えば、Ａ列４番の画像情報を12
×12ドツト／mm、256階調／画素の解像度で記憶
するには、Ａ列４番の大きさが210×297（mm）で
あり、256階調は２８で現わされるので、210×
298×12×12×８≒9Mバイトのメモリが必要とな
る。
一般のミニ・コンピユータ・クラスの主記憶装
置のメモリ容量は、64K〜512Kバイト程度であ
るため、画情報メモリはこの10倍以上の容量が必
要となる。
置のメモリ容量は、64K〜512Kバイト程度であ
るため、画情報メモリはこの10倍以上の容量が必
要となる。
従来、このような画像情報を記憶するメモリと
しては、磁気デイスクや磁気テープ等のビツト当
りの記憶単価が安くて大容量記憶が可能な媒体を
用いて記憶しているが、メモリのアクセス・タイ
ムが長く、データの読出し書込み動作時間が遅い
ため、リアル・タイム処理は不可能である。
しては、磁気デイスクや磁気テープ等のビツト当
りの記憶単価が安くて大容量記憶が可能な媒体を
用いて記憶しているが、メモリのアクセス・タイ
ムが長く、データの読出し書込み動作時間が遅い
ため、リアル・タイム処理は不可能である。
例えば、Ａ列４番の画像情報を１秒間で入出力
するためには、9Mバイト／secの入出力速度が必
要であるが、従来のメモリでは、磁気デイスク装
置の固定ヘツド型で最高3Mバイト／secの入出力
速度、磁気テープ装置で３〜32万字／secのシー
ケンシヤル転送速度であり、リアル・タイム処理
は不可能である。
するためには、9Mバイト／secの入出力速度が必
要であるが、従来のメモリでは、磁気デイスク装
置の固定ヘツド型で最高3Mバイト／secの入出力
速度、磁気テープ装置で３〜32万字／secのシー
ケンシヤル転送速度であり、リアル・タイム処理
は不可能である。
画像情報のリアル・タイム処理の条件を満たす
唯一の記憶媒体はICメモリであるが、現状では
コストが高く、かつ多数個使用すると信頼性が低
くなるため、実用に供することができない。
唯一の記憶媒体はICメモリであるが、現状では
コストが高く、かつ多数個使用すると信頼性が低
くなるため、実用に供することができない。
しかし、半導体技術の進歩により、高実装密度
で低価格のICメモリが出現するのは、時間の問
題であると予想できる。
で低価格のICメモリが出現するのは、時間の問
題であると予想できる。
ICメモリを画像用メモリとして使用する場
合、大容量リアル・タイム・メモリをどのように
接続して、システム・アーキテクチヤをどうする
か、また従来の装置とのハードウエアおよびソフ
トウエア上の互換性をどのように保持するか、等
の問題点が生ずる。その中で最も重要な問題点
は、従来のメモリ（例えば512Kバイトの容量）
をアクセスするためには18本のアドレス線で十分
であるのに対して、画像情報メモリ（例えば9M
バイトの容量）をアクセスするためには、アドレ
ス線が25本必要となるので、従来のバスに画像情
報用メモリを接続しても、前述のような高速度の
データ転送を行うことはできないことである。
合、大容量リアル・タイム・メモリをどのように
接続して、システム・アーキテクチヤをどうする
か、また従来の装置とのハードウエアおよびソフ
トウエア上の互換性をどのように保持するか、等
の問題点が生ずる。その中で最も重要な問題点
は、従来のメモリ（例えば512Kバイトの容量）
をアクセスするためには18本のアドレス線で十分
であるのに対して、画像情報メモリ（例えば9M
バイトの容量）をアクセスするためには、アドレ
ス線が25本必要となるので、従来のバスに画像情
報用メモリを接続しても、前述のような高速度の
データ転送を行うことはできないことである。
第１図は、従来の画像情報処理装置のブロツク
図であり、入出力速度が低速の画情報メモリを用
いた場合を示している。
図であり、入出力速度が低速の画情報メモリを用
いた場合を示している。
第１図では、１つのバス・ライン（例えば18本
のアドレス線と16本のデータ線からなる）に、
CPU１、主記憶装置２とともに、入出力インタ
ーフエイス３を介して入出力装置、補助メモリ等
が直接接続されている。この場合、画情報メモリ
として磁気デイスク４が用いられ、画情報の入出
力装置としてCRTデイスプレイ装置５、スキヤ
ナ６、およびプロツタ７が接続される。
のアドレス線と16本のデータ線からなる）に、
CPU１、主記憶装置２とともに、入出力インタ
ーフエイス３を介して入出力装置、補助メモリ等
が直接接続されている。この場合、画情報メモリ
として磁気デイスク４が用いられ、画情報の入出
力装置としてCRTデイスプレイ装置５、スキヤ
ナ６、およびプロツタ７が接続される。
磁気デイスク４は、前述のように、ビツト当り
の単価が安いが、画情報の入出力速度が遅いた
め、リアル・タイム処理は不可能である。
の単価が安いが、画情報の入出力速度が遅いた
め、リアル・タイム処理は不可能である。
次に、第２図は、従来の画情報処理装置のまま
で高速RAMを接続した場合のブロツク図であ
る。
で高速RAMを接続した場合のブロツク図であ
る。
第２図では、低速画情報メモリとして磁気テー
プ９が接続され、画情報入出力装置としてプリン
タ１０、スキヤナ６およびプロツタ７が接続さ
れ、さらに大容量の高速RAMが接続されてい
る。大容量の高速RAMの一部（例えば512Kバイ
ト）は、CPU１のプログラムやデータを格納す
るための主記憶装置２として用いられ、残りの部
分（例えば4Mバイト）は画情報を格納するため
の領域８として用いられる。
プ９が接続され、画情報入出力装置としてプリン
タ１０、スキヤナ６およびプロツタ７が接続さ
れ、さらに大容量の高速RAMが接続されてい
る。大容量の高速RAMの一部（例えば512Kバイ
ト）は、CPU１のプログラムやデータを格納す
るための主記憶装置２として用いられ、残りの部
分（例えば4Mバイト）は画情報を格納するため
の領域８として用いられる。
しかし、第２図では、中規模の処理装置のま
ま、大容量の高速RAMを接続しただけであるた
め、バス転送速度上で制限が生じ、画情報入出力
速度を高速にすることができない。すなわち、
9Mバイトの容量では、Ａ列４番の大きさの画情
報を12×12ドツト／mm、256階調／画素の解像度
で記憶することが可能であるが、記憶情報のアド
レス指定するため25本のアドレス・バスが必要と
なり、データ・バスも32ビツトのものがないと高
速転送を行うことはできない。したがつて、高速
転送を可能にするためには、従来の処理装置にお
けるバス構造をアドレス18ビツト、データ16ビツ
トからアドレス25ビツト、データ32ビツトに変更
しなければならず、システム・アーキテクチヤ上
の変更につながる。
ま、大容量の高速RAMを接続しただけであるた
め、バス転送速度上で制限が生じ、画情報入出力
速度を高速にすることができない。すなわち、
9Mバイトの容量では、Ａ列４番の大きさの画情
報を12×12ドツト／mm、256階調／画素の解像度
で記憶することが可能であるが、記憶情報のアド
レス指定するため25本のアドレス・バスが必要と
なり、データ・バスも32ビツトのものがないと高
速転送を行うことはできない。したがつて、高速
転送を可能にするためには、従来の処理装置にお
けるバス構造をアドレス18ビツト、データ16ビツ
トからアドレス25ビツト、データ32ビツトに変更
しなければならず、システム・アーキテクチヤ上
の変更につながる。
このように、第２図では、従来の構成の変更な
しにはリアル・タイムの画像情報処理が不可能で
あり、従来の処理装置との互換性も失われてしま
う。
しにはリアル・タイムの画像情報処理が不可能で
あり、従来の処理装置との互換性も失われてしま
う。
本発明の目的は、このような問題点を解決する
ため、大容量の高速度メモリを用いてリアル・タ
イムで画像情報を処理でき、かつ従来の処理装置
とハードウエアおよびソフトウエア上で互換性を
維持できる画情報処理装置を提供することにあ
る。
ため、大容量の高速度メモリを用いてリアル・タ
イムで画像情報を処理でき、かつ従来の処理装置
とハードウエアおよびソフトウエア上で互換性を
維持できる画情報処理装置を提供することにあ
る。
本発明の画情報処理装置は、CPU、主記憶装
置とともに１個以上の入出力装置に共有されるバ
ス・ラインを備えた処理装置において、画情報用
の大容量高速RAMと１個以上の画情報入出力装
置に共有される別個のバス・ラインを設け、バ
ス・相互間のデータ、アドレス等を変換するバ
ス・コンバータを介して両バス・ラインを結合す
ることを特徴としている。
置とともに１個以上の入出力装置に共有されるバ
ス・ラインを備えた処理装置において、画情報用
の大容量高速RAMと１個以上の画情報入出力装
置に共有される別個のバス・ラインを設け、バ
ス・相互間のデータ、アドレス等を変換するバ
ス・コンバータを介して両バス・ラインを結合す
ることを特徴としている。
以下、本発明の実施例を、図面により説明す
る。第３図は、本発明の画情報処理装置のブロツ
ク図である。
る。第３図は、本発明の画情報処理装置のブロツ
ク図である。
第３図では、データ転送用のバス構造を２系統
にして、そのうちの１系統は従来既存のCPUバ
ス２０とし、他の１系統は新しく設けられた高速
データ転送用の外部メモリ・バス３０とし、これ
らのバス２０，３０をバス・コンバータ１３を介
して接続する。既存のCPUバス２０には、従来
と同じように、少くともCPU１と主記憶装置２
を接続し、一方の外部メモリ・バス３０には、少
くとも高速大容量の画情用メモリ８と画像入出力
装置インターフエイス３を接続する。
にして、そのうちの１系統は従来既存のCPUバ
ス２０とし、他の１系統は新しく設けられた高速
データ転送用の外部メモリ・バス３０とし、これ
らのバス２０，３０をバス・コンバータ１３を介
して接続する。既存のCPUバス２０には、従来
と同じように、少くともCPU１と主記憶装置２
を接続し、一方の外部メモリ・バス３０には、少
くとも高速大容量の画情用メモリ８と画像入出力
装置インターフエイス３を接続する。
外部メモリ・バス３０は、情報転送量に応じ
て、データ線、アドレス線、制御線等を適当に設
定することができるので、CPUバス２０の仕様
に影響されることなく、高速に画情報を転送し、
記憶し、かつ処理することが可能である。例え
ば、外部メモリ・バス３０として、25本のアドレ
ス線と32本のデータ線を設定すれば、32Mバイト
までの容量を備えた高速RAM８を接続してもリ
アル・タイム処理が可能になる。
て、データ線、アドレス線、制御線等を適当に設
定することができるので、CPUバス２０の仕様
に影響されることなく、高速に画情報を転送し、
記憶し、かつ処理することが可能である。例え
ば、外部メモリ・バス３０として、25本のアドレ
ス線と32本のデータ線を設定すれば、32Mバイト
までの容量を備えた高速RAM８を接続してもリ
アル・タイム処理が可能になる。
スキヤナ６、プロツタ７を接続する入出力イン
ターフエイス３にはDMA（直接メモリ・アクセ
ス）機能が備えられ、入出力装置と画情報用メモ
リ８または主記憶装置２との間で直接データの転
送を可能にし、かつデータの入出力に対してプロ
グラムの介入度を減らしている。CPU１に対し
て入出力装置から割込みを行う場合には、割込み
要求信号を制御線を介してCPU１に送出する。
CPU１は、割込み要求があると、それに該当す
るレベルのPSW（プログラム状態語）に切換え
て、割込み解析ルーチンに分岐する。
ターフエイス３にはDMA（直接メモリ・アクセ
ス）機能が備えられ、入出力装置と画情報用メモ
リ８または主記憶装置２との間で直接データの転
送を可能にし、かつデータの入出力に対してプロ
グラムの介入度を減らしている。CPU１に対し
て入出力装置から割込みを行う場合には、割込み
要求信号を制御線を介してCPU１に送出する。
CPU１は、割込み要求があると、それに該当す
るレベルのPSW（プログラム状態語）に切換え
て、割込み解析ルーチンに分岐する。
画情報メモリ８を接続する外部メモリ・コント
ローラ１２は、DMAにより転送される画情報の
読出し、書込み制御を行うとともに、DMA要求
に対する応答処理を行う。すなわち、入出力装置
からDMA要求とともに、メモリ・アドレス、転
送バイト数、転送モード等の設定が行われるの
で、コントローラ１２はこれらの確認、許可、お
よびスタート指令等を送出する。入出力インター
フエイス３は、コントローラ１２に対して転送単
位ごとにデータ・レデイまたはデータ・リクエス
トを送出する。
ローラ１２は、DMAにより転送される画情報の
読出し、書込み制御を行うとともに、DMA要求
に対する応答処理を行う。すなわち、入出力装置
からDMA要求とともに、メモリ・アドレス、転
送バイト数、転送モード等の設定が行われるの
で、コントローラ１２はこれらの確認、許可、お
よびスタート指令等を送出する。入出力インター
フエイス３は、コントローラ１２に対して転送単
位ごとにデータ・レデイまたはデータ・リクエス
トを送出する。
既存のCPUバス２０には、プリンタ１０やフ
ロツピー・デイスク１１等が接続されており、こ
れらは画像情報以外の情報を扱うか、低速で画情
報の処理を行う場合に使用される。
ロツピー・デイスク１１等が接続されており、こ
れらは画像情報以外の情報を扱うか、低速で画情
報の処理を行う場合に使用される。
第４図は、第３図の画情報処理装置の外観図で
ある。
ある。
例えば、カードの組合せにより処理装置を構成
すれば、安価にかつ容易に本発明を実現できる。
すれば、安価にかつ容易に本発明を実現できる。
第４図に示すように、CPUバス・カード２
０′および外部メモリ・バス・カード３０′に対
し、それぞれエツジ・コネクタ２２とケーブル２
１で結合する。バス・コンバータ１３、入出力装
置６、７およびCPU１等のカードを、各バス・
カード２０，３０上に垂直に搭載していけばよ
い。
０′および外部メモリ・バス・カード３０′に対
し、それぞれエツジ・コネクタ２２とケーブル２
１で結合する。バス・コンバータ１３、入出力装
置６、７およびCPU１等のカードを、各バス・
カード２０，３０上に垂直に搭載していけばよ
い。
第５図は、第３図のバス・コンバータの詳細ブ
ロツク図である。
ロツク図である。
第５図に示すように、バス・コンバータ１３
は、バツフア・メモリ１３１と、直並列、並直列
変換用レジスタ１３３〜１３５と、これらを制御
する回路１３２より構成されている。例えば、
CPUバス２０のデータ線１６ビツト、外部メモ
リ・バス３０のデータ線が３２ビツトの場合に
は、CPUバス２０に対しては１６ビツトずつ２
回に分けて入出力させ、外部メモリ・バス３０に
対しては３２ビツトの１回で入出力させるように
コントローラ１３２で制御する。また、CPUバ
ス２０のアドレス線が１８ビツト、外部メモリ・
バス３０のアドレス線が25ビツトの場合には、
CPU１から外部メモリ８を512Kバイトのｎ倍で
アクセスし、512Kバイトを18ビツトで指定する
とともに、ｎをデータ線を用いて指定する。
は、バツフア・メモリ１３１と、直並列、並直列
変換用レジスタ１３３〜１３５と、これらを制御
する回路１３２より構成されている。例えば、
CPUバス２０のデータ線１６ビツト、外部メモ
リ・バス３０のデータ線が３２ビツトの場合に
は、CPUバス２０に対しては１６ビツトずつ２
回に分けて入出力させ、外部メモリ・バス３０に
対しては３２ビツトの１回で入出力させるように
コントローラ１３２で制御する。また、CPUバ
ス２０のアドレス線が１８ビツト、外部メモリ・
バス３０のアドレス線が25ビツトの場合には、
CPU１から外部メモリ８を512Kバイトのｎ倍で
アクセスし、512Kバイトを18ビツトで指定する
とともに、ｎをデータ線を用いて指定する。
以上説明したように、本発明によれば、既存の
バスと高速メモリ・バスの２系統にして、バス・
コンバータで両バスを結合したので、従来の装置
に対してハードウエアおよびソフトウエア上の変
更を必要とせず、高速大容量の画像情報メモリを
接続してリアル・タイムに画情報を処理すること
ができる。
バスと高速メモリ・バスの２系統にして、バス・
コンバータで両バスを結合したので、従来の装置
に対してハードウエアおよびソフトウエア上の変
更を必要とせず、高速大容量の画像情報メモリを
接続してリアル・タイムに画情報を処理すること
ができる。
第１図および第２図はそれぞれ従来の画情報処
理装置のブロツク図、第３図は本発明の実施例を
示す画情報処理装置のブロツク図、第４図は第３
図の画情報処理装置の外観図、第５図は第３図に
おけるバス・コンバータの詳細ブロツク図であ
る。 １：CPU、２：主記憶装置、３：入出力イン
ターフエイス、４：磁気デイスク装置、５：
CRTデイスプレイ装置、６：スキヤナ、７：プ
ロツタ、８：画情報メモリ、９：磁気テープ装
置、１０：プリンタ、１１：フロツピー・デイス
ク装置、１２：外部メモリ・コントローラ、１
３：バス・コンバータ、２０：CPUバス、３
０：外部メモリ・バス、２１：ケーブル、２２：
エツジ・コネクタ、２０′，３０′：バス・カー
ド、１３１：バツフア・メモリ、１３２：コント
ローラ、１３３〜１３５：レジスタ。
理装置のブロツク図、第３図は本発明の実施例を
示す画情報処理装置のブロツク図、第４図は第３
図の画情報処理装置の外観図、第５図は第３図に
おけるバス・コンバータの詳細ブロツク図であ
る。 １：CPU、２：主記憶装置、３：入出力イン
ターフエイス、４：磁気デイスク装置、５：
CRTデイスプレイ装置、６：スキヤナ、７：プ
ロツタ、８：画情報メモリ、９：磁気テープ装
置、１０：プリンタ、１１：フロツピー・デイス
ク装置、１２：外部メモリ・コントローラ、１
３：バス・コンバータ、２０：CPUバス、３
０：外部メモリ・バス、２１：ケーブル、２２：
エツジ・コネクタ、２０′，３０′：バス・カー
ド、１３１：バツフア・メモリ、１３２：コント
ローラ、１３３〜１３５：レジスタ。
Claims (1)
- １ CPU、主記憶装置および１個以上の入出力
装置に共有されるバス・ラインを備えた処理装置
において、画情報用の大容量高速RAMと、１個
以上の画情報入出力装置に共有される別個のバ
ス・ラインを設け、両バス・ライン上のデータ、
アドレス等を変換するためのバス・コンバータを
介して、両バス・ラインを結合することを特徴と
する画情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196580A JPS56118164A (en) | 1980-02-22 | 1980-02-22 | Processor of video information |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196580A JPS56118164A (en) | 1980-02-22 | 1980-02-22 | Processor of video information |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56118164A JPS56118164A (en) | 1981-09-17 |
| JPS6119075B2 true JPS6119075B2 (ja) | 1986-05-15 |
Family
ID=12069764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2196580A Granted JPS56118164A (en) | 1980-02-22 | 1980-02-22 | Processor of video information |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56118164A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60153343U (ja) * | 1984-03-19 | 1985-10-12 | 三洋電機株式会社 | 符号復号回路 |
| JP2797318B2 (ja) * | 1988-06-03 | 1998-09-17 | 株式会社明電舎 | 無人車の速度位置検出装置 |
-
1980
- 1980-02-22 JP JP2196580A patent/JPS56118164A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56118164A (en) | 1981-09-17 |
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