JPS6118315A - 保護回路装置 - Google Patents
保護回路装置Info
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- JPS6118315A JPS6118315A JP60129109A JP12910985A JPS6118315A JP S6118315 A JPS6118315 A JP S6118315A JP 60129109 A JP60129109 A JP 60129109A JP 12910985 A JP12910985 A JP 12910985A JP S6118315 A JPS6118315 A JP S6118315A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Emergency Protection Circuit Devices (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は少なくとも１つの給電電圧端子及びアース端
子を持つバイポーラ形集積回路で、入力及び出力端子に
接続された半導体部品を過電圧に対して保護する保護回
路装置に関する。
子を持つバイポーラ形集積回路で、入力及び出力端子に
接続された半導体部品を過電圧に対して保護する保護回
路装置に関する。
集積回路は過電圧の影響を受け易い場合が多い。
こういう過電圧は、取扱いが正しくないと、入力又は出
力端子に達し、これらの端子に接続された部品を破壊す
る。こういう過電圧は、集積回路がまだ最終的に使う回
路内に取付けられていない時、手が触れた時、又はプラ
スチックの輸送容器に入れてあちこち移動する時に、静
電気の帯電によって起る電圧である場合が多い。
力端子に達し、これらの端子に接続された部品を破壊す
る。こういう過電圧は、集積回路がまだ最終的に使う回
路内に取付けられていない時、手が触れた時、又はプラ
スチックの輸送容器に入れてあちこち移動する時に、静
電気の帯電によって起る電圧である場合が多い。
各々の場合、入力及び出力端子にトランジスタのコレク
タを接続し、このトランジスタのエミッタ及びベースを
一緒にアースに接続することにより、過電圧に対して保
護を施すことが知られている。例えば５０Ｖより高い電
圧が端子に到達すると、トランジスタが絶縁降伏し、こ
の為アースに至る抵抗の小さい通路が形成される。この
為、端子に接続された部品は過電圧によって損傷を受け
ない。然し、この様にして保護する可能性は、その用途
が制限されており、特に５０又は１００ｖの電圧で動作
する様に設計されたバイポーラ回路の保護には不適当で
ある。５０又は１００ｖ程度の動作電圧用に設計された
集積回路では、保護トランジスタの降伏電圧が高くて、
この様な高い動作電圧では応答せず、更に高い電圧にな
った時にだけ降伏する。例えば１５０ｖ又は更に大きい
過電圧が、こういうトランジスタによって保護されてい
る入力端子に達すると、高い゛電圧によってこのトラン
ジスタが導電状態になるが、このトランジスタが吸収し
なければならないエネルギが多量である為に、保護しよ
うとするトランジスタ及び回路の破壊が起る。この為、
非可逆的な損傷が起り、その為に集積回路は動作不能に
なる。
タを接続し、このトランジスタのエミッタ及びベースを
一緒にアースに接続することにより、過電圧に対して保
護を施すことが知られている。例えば５０Ｖより高い電
圧が端子に到達すると、トランジスタが絶縁降伏し、こ
の為アースに至る抵抗の小さい通路が形成される。この
為、端子に接続された部品は過電圧によって損傷を受け
ない。然し、この様にして保護する可能性は、その用途
が制限されており、特に５０又は１００ｖの電圧で動作
する様に設計されたバイポーラ回路の保護には不適当で
ある。５０又は１００ｖ程度の動作電圧用に設計された
集積回路では、保護トランジスタの降伏電圧が高くて、
この様な高い動作電圧では応答せず、更に高い電圧にな
った時にだけ降伏する。例えば１５０ｖ又は更に大きい
過電圧が、こういうトランジスタによって保護されてい
る入力端子に達すると、高い゛電圧によってこのトラン
ジスタが導電状態になるが、このトランジスタが吸収し
なければならないエネルギが多量である為に、保護しよ
うとするトランジスタ及び回路の破壊が起る。この為、
非可逆的な損傷が起り、その為に集積回路は動作不能に
なる。
この発明は、１０［］Ｖ程度の電圧で動作する様に設計
されたバイポーラ回路でも使うことの出来る様な保護回
路装置を提供するという問題を取上げる。
されたバイポーラ回路でも使うことの出来る様な保護回
路装置を提供するという問題を取上げる。
この発明では、この問題を解決する為、第１の制御電極
及び第２の制御電極を持つ４極サイリスクを、アース端
子と、少なくとも過電圧の影響を受け易い部品が接続さ
れている入力及び出力端子との間に接続し、第１の制御
電極は、集積回路の動作状態で、アース電位よりも高い
電圧を持つ線に接続し、第２の制御電極はアース端子に
接続する。
及び第２の制御電極を持つ４極サイリスクを、アース端
子と、少なくとも過電圧の影響を受け易い部品が接続さ
れている入力及び出力端子との間に接続し、第１の制御
電極は、集積回路の動作状態で、アース電位よりも高い
電圧を持つ線に接続し、第２の制御電極はアース端子に
接続する。
この発明の保護回路装置は、集積回路がまだ動作してい
ない時、即ち、給電電圧が存在しない時、入力及び出力
端子に達する電圧から集積回路の部品を確実に保護する
。入力及び出力端子の小さな電圧によっても、４極サイ
リスクが導電状態になり、こうして夫々入力又は出力端
子とアース線の間に接続が出来る。この様にして、部品
を破壊する惧れのある電圧が集積回路内の部品に達する
ことはない。
ない時、即ち、給電電圧が存在しない時、入力及び出力
端子に達する電圧から集積回路の部品を確実に保護する
。入力及び出力端子の小さな電圧によっても、４極サイ
リスクが導電状態になり、こうして夫々入力又は出力端
子とアース線の間に接続が出来る。この様にして、部品
を破壊する惧れのある電圧が集積回路内の部品に達する
ことはない。
この発明のその他の特徴及び利点は、以下の説明から明
らかになろう。次にこの発明を図面について説明する。
らかになろう。次にこの発明を図面について説明する。
実施例
これから説明する保護回路装置の回路図が第１図に示さ
れている。この保護回路装置は、過電圧の影響を受け易
い部品を含むバイポーラ形集積回路の一部分である。集
積回路の端子の内、入力端子１０、給電電圧端子１２及
びアース端子１４７ビけが示されている。集積回路はこ
の他の入力及び出力端子を待つが、それらの端子は図に
示してなく、この保護回路装置は第１図に示す様に、こ
れらの他の端子にも接続することが出来る。
れている。この保護回路装置は、過電圧の影響を受け易
い部品を含むバイポーラ形集積回路の一部分である。集
積回路の端子の内、入力端子１０、給電電圧端子１２及
びアース端子１４７ビけが示されている。集積回路はこ
の他の入力及び出力端子を待つが、それらの端子は図に
示してなく、この保護回路装置は第１図に示す様に、こ
れらの他の端子にも接続することが出来る。
集積回路で、第１図の保護回路装置によって保護しよう
とする部品が、入力端子１０に接続された線１６に接続
されている。ＭｌＢは集積回路の給電電圧線であり、線
２０がアース線である。
とする部品が、入力端子１０に接続された線１６に接続
されている。ＭｌＢは集積回路の給電電圧線であり、線
２０がアース線である。
線１６とアース線２０の間にダイオードＤ１が接続され
、アースに対して負の電圧が入力端子１０に存在する時
には、常にこのダイオードが導電する。従って、負の電
圧ピークはダイオードＤ１を介してアースに述すことが
出来、この為、集積回路に何部破壊を招くことがない。
、アースに対して負の電圧が入力端子１０に存在する時
には、常にこのダイオードが導電する。従って、負の電
圧ピークはダイオードＤ１を介してアースに述すことが
出来、この為、集積回路に何部破壊を招くことがない。
線１６とアース線２００間にはダイオードＤ１と並列に
サイリスタの挙動を持つ部品２２が接続されている。部
品２２は、２つのトランジスタＴ１及びＴ２で楕成され
た等価回路図で示してその動作様式を説明し、ている。
サイリスタの挙動を持つ部品２２が接続されている。部
品２２は、２つのトランジスタＴ１及びＴ２で楕成され
た等価回路図で示してその動作様式を説明し、ている。
これは陽極２４．陰極２６及び２つの制御電極２８．３
０を有する。この部品は、普通のサイリスタとは対照的
に、陽極と陰極の他に、制御電極が１′）だけでなく、
２つめる為に、４極サイリスクと普通呼ばれている。こ
の回路図から判る様に、陽極２４がトランジスタＴ１の
エミッタでらり、陰極２６がトランジスタＴ２のエミッ
タである。トランジスタＴ１はｐｎｐ ）ランジスタで
あり、トランジスタＴ２はｎｐｎ ）ランジスタである
。トランジスタＴ１のペースが第１の制御電極２８とな
り、これがトランジスタＴ２のコレクタに接続される。
０を有する。この部品は、普通のサイリスタとは対照的
に、陽極と陰極の他に、制御電極が１′）だけでなく、
２つめる為に、４極サイリスクと普通呼ばれている。こ
の回路図から判る様に、陽極２４がトランジスタＴ１の
エミッタでらり、陰極２６がトランジスタＴ２のエミッ
タである。トランジスタＴ１はｐｎｐ ）ランジスタで
あり、トランジスタＴ２はｎｐｎ ）ランジスタである
。トランジスタＴ１のペースが第１の制御電極２８とな
り、これがトランジスタＴ２のコレクタに接続される。
トランジスタＴ２のペースが第２の制御電極３０となり
、これがトランジスタＴ１のコレクタに接続されている
。第１の制御電極２８が給電線１８に接続され、第２の
制御電極３０が抵抗Ｒ１を介してアース線２０に接続さ
れる。
、これがトランジスタＴ１のコレクタに接続されている
。第１の制御電極２８が給電線１８に接続され、第２の
制御電極３０が抵抗Ｒ１を介してアース線２０に接続さ
れる。
この保護回路装置の目的は、入力端子１０に達した正の
過電圧が線１６に接続された集積回路のどの部品をも破
壊することがない様に保証することである。然し、保護
しようとする集積回路の設計上の正常の動作電圧範囲で
は、保護回路装置力！不作動のま覧であって、集積回路
の動作に何の影響もない様にしなければならない。
過電圧が線１６に接続された集積回路のどの部品をも破
壊することがない様に保証することである。然し、保護
しようとする集積回路の設計上の正常の動作電圧範囲で
は、保護回路装置力！不作動のま覧であって、集積回路
の動作に何の影響もない様にしなければならない。
集積回路の正常の動作中、給電電圧が給電電圧端子１２
に印加され、アース端子１４が、この給電電圧を供給す
る電源のアースに接続されると、トランジスタＴ１は、
正常な動作中に起り得る最高電圧がそのペースにおる為
、即ち、そのエミッタの電圧は常にペース電圧より低い
為、確実に導通阻止される。非導電状態でも、トランジ
スタＴ１のエミッタ・コレクタ通路に小さな漏れ電流が
流れるから、この漏れ電流がトランジスタＴ２を導電状
態にすることが起り得る。その結果、トランジスタＴ１
のペース電圧がエミッタの電圧より低くな９、その為、
トランジスタＴ１も導電する。従って、４極サイリスタ
を形成する部品２２が点弧し、その結果線１６とアース
線２００間が短絡される。正常な動作中にこういう望ま
しくない状態が起るのを避ける為、抵抗Ｒ１がトランジ
スタＴ２のペースとアース線２００間に接続されている
。この抵抗Ｒ１がちる為、トランジスタＴ２のペースの
電圧が抵抗値に応じた閾値に達するまで、トランジスタ
Ｔ２は導電することが出来ない。抵抗Ｒ１は、トランジ
スタＴ１に流れる漏れ電流によって閾値な越えることが
確実にない様な大きさにする。こうして集積回路の動作
状態で出来る高くした応答閾値は、給電電圧端子１２の
給電電圧より高いか、集積回路の破壊を招く程高くない
正の電圧ピークによって、部品２２が点弧されない様に
定めることが出来る。
に印加され、アース端子１４が、この給電電圧を供給す
る電源のアースに接続されると、トランジスタＴ１は、
正常な動作中に起り得る最高電圧がそのペースにおる為
、即ち、そのエミッタの電圧は常にペース電圧より低い
為、確実に導通阻止される。非導電状態でも、トランジ
スタＴ１のエミッタ・コレクタ通路に小さな漏れ電流が
流れるから、この漏れ電流がトランジスタＴ２を導電状
態にすることが起り得る。その結果、トランジスタＴ１
のペース電圧がエミッタの電圧より低くな９、その為、
トランジスタＴ１も導電する。従って、４極サイリスタ
を形成する部品２２が点弧し、その結果線１６とアース
線２００間が短絡される。正常な動作中にこういう望ま
しくない状態が起るのを避ける為、抵抗Ｒ１がトランジ
スタＴ２のペースとアース線２００間に接続されている
。この抵抗Ｒ１がちる為、トランジスタＴ２のペースの
電圧が抵抗値に応じた閾値に達するまで、トランジスタ
Ｔ２は導電することが出来ない。抵抗Ｒ１は、トランジ
スタＴ１に流れる漏れ電流によって閾値な越えることが
確実にない様な大きさにする。こうして集積回路の動作
状態で出来る高くした応答閾値は、給電電圧端子１２の
給電電圧より高いか、集積回路の破壊を招く程高くない
正の電圧ピークによって、部品２２が点弧されない様に
定めることが出来る。
集積回路が動作していない時、給電電圧端子１２には正
の給電電圧がない。集積回路内では、給電電圧端子とア
ース端子１４０間に比抵抗の小さい直流接続がアリ、そ
れが集積回路が動作中に通す電流を定める。つまり、ト
ランジスタＴ１のペースとアース線２００間に比抵抗中
の小さい直流接続が存在する。例えば、静電気の帯電に
より入力端子１０に電圧が加わると、トランジスタＴ１
が導電して、このトランジスタに電流が流れる。この電
流が抵抗Ｒ１の電圧降下によって、トランジスタＴ２の
ペースに少なくとも０．７ Ｖの電圧を発生する程大き
ければ、トランジスタＴ２も４電する。この為、部品２
２が入力端子１０とアース線２００間に抵抗値の小さい
接続を設定し、この為、入力端子１０に存在する′阻止
がアースに短絡され、この為、線１６に接続された集積
回路の部品には例の損傷も起らない。
の給電電圧がない。集積回路内では、給電電圧端子とア
ース端子１４０間に比抵抗の小さい直流接続がアリ、そ
れが集積回路が動作中に通す電流を定める。つまり、ト
ランジスタＴ１のペースとアース線２００間に比抵抗中
の小さい直流接続が存在する。例えば、静電気の帯電に
より入力端子１０に電圧が加わると、トランジスタＴ１
が導電して、このトランジスタに電流が流れる。この電
流が抵抗Ｒ１の電圧降下によって、トランジスタＴ２の
ペースに少なくとも０．７ Ｖの電圧を発生する程大き
ければ、トランジスタＴ２も４電する。この為、部品２
２が入力端子１０とアース線２００間に抵抗値の小さい
接続を設定し、この為、入力端子１０に存在する′阻止
がアースに短絡され、この為、線１６に接続された集積
回路の部品には例の損傷も起らない。
第１図の保護回路装置について上に説明した所から明ら
かな様に、集積回路が動作していない時、即ち給電電圧
端子１２に給電電圧がない時に、入力端子１０の電圧に
よって部品２２の導電状態を生ずる為の条件は、給電電
圧端子１２とアース線２００間に抵抗値の小さい直流接
続が存在することである。この直流通路が集積回路に通
常存在していて、動作状態で通す電流を定める。然し、
これまで説明した保護回路装置を上に述べた様に使うこ
とが出来ない特定の集積回路がある。これは、複数個の
′電源から給電されていＣ１１つの給電電圧が停電した
場合でも、成る機能を遂行するという条件を持つような
集積回路である。集積回路でこの機能を達成する為、２
つの給電電圧が２つのダイオードで構成されたオア回路
を介してバイアス線に供給される。このバイアス線が、
オア接続により、１つの給電電圧が存在しなくても、集
積回路の成る区域にバイアス電圧を供給する。バイアス
線とアース線の間には直流接続がない。第２図に示す回
路装置は、今述べた種類の集積回路にこの発明の保護回
路装置をどの様に団うことが出来るかを例示している。
かな様に、集積回路が動作していない時、即ち給電電圧
端子１２に給電電圧がない時に、入力端子１０の電圧に
よって部品２２の導電状態を生ずる為の条件は、給電電
圧端子１２とアース線２００間に抵抗値の小さい直流接
続が存在することである。この直流通路が集積回路に通
常存在していて、動作状態で通す電流を定める。然し、
これまで説明した保護回路装置を上に述べた様に使うこ
とが出来ない特定の集積回路がある。これは、複数個の
′電源から給電されていＣ１１つの給電電圧が停電した
場合でも、成る機能を遂行するという条件を持つような
集積回路である。集積回路でこの機能を達成する為、２
つの給電電圧が２つのダイオードで構成されたオア回路
を介してバイアス線に供給される。このバイアス線が、
オア接続により、１つの給電電圧が存在しなくても、集
積回路の成る区域にバイアス電圧を供給する。バイアス
線とアース線の間には直流接続がない。第２図に示す回
路装置は、今述べた種類の集積回路にこの発明の保護回
路装置をどの様に団うことが出来るかを例示している。
集積回路の端子の内、第２図には入力端子１０、アース
ゾｄ−子１４及び２つの給′醒′電圧端子３２．３４が
示されている。給電電圧端子３２．３４は集積回路内の
２つの給電電圧線に通じている。これらの給電電圧線が
図面には示してないが、集積回路の部品に電圧を供給す
る、２つのダイオードＤ２及びＤ３を介して、給電電圧
端子３２．３４がバイアス線３６に接続され、このバイ
アス線が集積回路の半導体基板の選ばれた区域にバイア
スを供給する。ｇｌの制御電極２８となるトランジスタ
Ｔ１のペースがバイアス線３６に接続される。前に述べ
た様に、こういう種類の集積回路では、バイアス線３６
とアース線２００間に直流接続がない。然し、保護回路
装置が満足に動作する為には、制御電極２８とアースの
間、即ちバイアス線３６とアース線２００間に抵抗値の
小さい直流接続が存在しなければならないので、接合形
電界効果トランジスタ３８を接続する。このトランジス
タのドレイン電極４０をバイアス線３６に接続し、ｒ−
上電極４２をアース線２０に接続する。ソース電極４４
もアース線２０に接続することが出来るが、この場合、
接合形電解効果トランジスタ３８は、非導電状態でも、
望ましくない程大きい残留電流が流れる様゛にしてしま
う。この電流を減少する為、ソース電極４４は、ドレイ
ン電流を大幅に減少するバイアス電圧に接続する。この
バイアスは、集積回路内で、適当な電圧を取出せる点か
らとることが出来る。例えば、第２図に示す様に、片側
がアースに接続された抵抗Ｒ２を使うことにより、又は
抵抗ｒｔ３゜Ｒ４及びツェナ・ダイオードＤ４の組合せ
を使９ことにより、このバイアスをソース′醒極４４に
印加することが出来る。
ゾｄ−子１４及び２つの給′醒′電圧端子３２．３４が
示されている。給電電圧端子３２．３４は集積回路内の
２つの給電電圧線に通じている。これらの給電電圧線が
図面には示してないが、集積回路の部品に電圧を供給す
る、２つのダイオードＤ２及びＤ３を介して、給電電圧
端子３２．３４がバイアス線３６に接続され、このバイ
アス線が集積回路の半導体基板の選ばれた区域にバイア
スを供給する。ｇｌの制御電極２８となるトランジスタ
Ｔ１のペースがバイアス線３６に接続される。前に述べ
た様に、こういう種類の集積回路では、バイアス線３６
とアース線２００間に直流接続がない。然し、保護回路
装置が満足に動作する為には、制御電極２８とアースの
間、即ちバイアス線３６とアース線２００間に抵抗値の
小さい直流接続が存在しなければならないので、接合形
電界効果トランジスタ３８を接続する。このトランジス
タのドレイン電極４０をバイアス線３６に接続し、ｒ−
上電極４２をアース線２０に接続する。ソース電極４４
もアース線２０に接続することが出来るが、この場合、
接合形電解効果トランジスタ３８は、非導電状態でも、
望ましくない程大きい残留電流が流れる様゛にしてしま
う。この電流を減少する為、ソース電極４４は、ドレイ
ン電流を大幅に減少するバイアス電圧に接続する。この
バイアスは、集積回路内で、適当な電圧を取出せる点か
らとることが出来る。例えば、第２図に示す様に、片側
がアースに接続された抵抗Ｒ２を使うことにより、又は
抵抗ｒｔ３゜Ｒ４及びツェナ・ダイオードＤ４の組合せ
を使９ことにより、このバイアスをソース′醒極４４に
印加することが出来る。
バイアス線３６とアース線２０の間にツェナ・ダイオ−
Ｐ・チェーン４６を接続する。これは、製造時の許容公
理による定格の変１ｊ／ｌ Ｉ”−、ｌ： ９ 、部品
２２が正常な機能に基づいて導電しない場合／とけの為
の保線機構として設けられている。
Ｐ・チェーン４６を接続する。これは、製造時の許容公
理による定格の変１ｊ／ｌ Ｉ”−、ｌ： ９ 、部品
２２が正常な機能に基づいて導電しない場合／とけの為
の保線機構として設けられている。
第２図の回路装置で、集積回路が動作していない時に、
静電気の帯電による高い電圧が発生すると、トランジス
タＴ１のペースとアース線２００間に、接合形電界効果
トランジスタ３８によって抵抗値の小さい直流接続が出
来る為に、トランジスタＴ１が４電し、その結果、第１
図の回路装置ト同じく、トランジスタＴ２が導電状態に
なる。
静電気の帯電による高い電圧が発生すると、トランジス
タＴ１のペースとアース線２００間に、接合形電界効果
トランジスタ３８によって抵抗値の小さい直流接続が出
来る為に、トランジスタＴ１が４電し、その結果、第１
図の回路装置ト同じく、トランジスタＴ２が導電状態に
なる。
この為、トランジスタＴ１及びＴ２が導電する時、高い
電圧が非常に小さい抵抗値を持つ部品２２を介してアー
ス２０に逃され、集積回路を損傷することがない。
電圧が非常に小さい抵抗値を持つ部品２２を介してアー
ス２０に逃され、集積回路を損傷することがない。
上に述べた第１図の保護回路装置の部品の集積回路の半
導体基板上での配置が第６図に示されている。７に１線
を施した区域５０．５２．５４は金属４であって、それ
によって半導体基板の拡散区域と集積回路の端子の間の
接続をすることが出来る。
導体基板上での配置が第６図に示されている。７に１線
を施した区域５０．５２．５４は金属４であって、それ
によって半導体基板の拡散区域と集積回路の端子の間の
接続をすることが出来る。
金属層５０が端子１０に通じ、金属層５２が端子１２に
通じ、金属層５４が端子１４に通じている。
通じ、金属層５４が端子１４に通じている。
釜属層５０かダイオードＤ１及びトランジスタＴ１のエ
ミッタに対する接続を作る。金属層５２がトランジスタ
Ｔ１のペース及びトランジスタＴ２のコレクタと接触し
、金属層５４がトランジスタＴ２のエミッタと接触する
。
ミッタに対する接続を作る。金属層５２がトランジスタ
Ｔ１のペース及びトランジスタＴ２のコレクタと接触し
、金属層５４がトランジスタＴ２のエミッタと接触する
。
〜１４図及び第５図の断面図は、集積回路の半導体基板
内の個々の拡散区域と第１図に示した部品との関係を更
によく示している。集積保護回路がｐ形基板６０内に形
成される。第１図の保護回路装置の部品が２つのｎ形エ
ピタキシャル形成区域６２．６４内に配置されている。
内の個々の拡散区域と第１図に示した部品との関係を更
によく示している。集積保護回路がｐ形基板６０内に形
成される。第１図の保護回路装置の部品が２つのｎ形エ
ピタキシャル形成区域６２．６４内に配置されている。
半導体基板６０の表面６６の上に配置された、断面線を
付した層は、絶縁材料の層であり、斜線で表わした層は
金属層５０，５２．５４である。半導体基板６００表面
６６に接する区域６２内にはｎ ’（区域γ４が拡散さ
れ、これは区域６２に接点をつけることが出来る様にす
る。区域６４内では、ｐ形区域７６゜γ８が拡散によっ
て形成される。更に、第４図の断面図で、２つのｎ＋区
域７９．８０が拡散によって形成される。区域８０はｐ
形区域１６内にある。区域６４の下方に抵抗値の小さい
層８２が拡散によって形成される。これは一般的にＤＵ
Ｆ区域と記され、その上のエピタキシャルに形成した区
域にｎｐｎ トランジスタを設ける時、エピタキシャル
に形成した区域の下に常に生ずるものでおる。
付した層は、絶縁材料の層であり、斜線で表わした層は
金属層５０，５２．５４である。半導体基板６００表面
６６に接する区域６２内にはｎ ’（区域γ４が拡散さ
れ、これは区域６２に接点をつけることが出来る様にす
る。区域６４内では、ｐ形区域７６゜γ８が拡散によっ
て形成される。更に、第４図の断面図で、２つのｎ＋区
域７９．８０が拡散によって形成される。区域８０はｐ
形区域１６内にある。区域６４の下方に抵抗値の小さい
層８２が拡散によって形成される。これは一般的にＤＵ
Ｆ区域と記され、その上のエピタキシャルに形成した区
域にｎｐｎ トランジスタを設ける時、エピタキシャル
に形成した区域の下に常に生ずるものでおる。
ｎ形区域６２とｐ形基板６０の間のｐｎｎ会合第１図の
ダイオードＤ１である。ダイオ−Ｐ Ｄ １の陽極に対
する接点は、絶縁層９２に設けた窓８４乃至９０を介し
て付けられるが、これらの窓の内の窓８４及び８６が第
４図に示されている。
ダイオードＤ１である。ダイオ−Ｐ Ｄ １の陽極に対
する接点は、絶縁層９２に設けた窓８４乃至９０を介し
て付けられるが、これらの窓の内の窓８４及び８６が第
４図に示されている。
第５図に示すｐ形区域γ８はトランジスタＴ１のエミッ
タであり、これは金属層５０を介してダイオードＤ１の
陽極に接続される。第４図に示すｎｔ区域γ９がトラン
ジスタＴ１のペース並びにそれと−緒に、接続されたト
ランジスタＴ２のコレクタとして作用する。区域７９が
金属層５２を介して給電電圧端子１２と接続される。
タであり、これは金属層５０を介してダイオードＤ１の
陽極に接続される。第４図に示すｎｔ区域γ９がトラン
ジスタＴ１のペース並びにそれと−緒に、接続されたト
ランジスタＴ２のコレクタとして作用する。区域７９が
金属層５２を介して給電電圧端子１２と接続される。
ｎ＋区域８０がトランジスタＴ２のエミッタとして作用
し、これが金属層５４を介してアース端子１４に接続さ
れる。金属層５４が、絶縁層９４に形成した窓９６を介
してｐ形区域γ６に接続され、第４図の区域８０の右側
にある区域７６の領域がトランジスタＴ１のコレクタ並
びにトランジスタＴ２のベースとして作用する。ｐ形区
域γ６の内、窓９６と、トランジスタＴ２のエミッタと
して作用する区域８０との間で絶縁層９４の下にある領
域が、抵抗Ｒ１を形成する。この為、この抵抗は窓９６
の下の領域とｎ＋区域８００間の幾何学的な距離によっ
て形成される。
し、これが金属層５４を介してアース端子１４に接続さ
れる。金属層５４が、絶縁層９４に形成した窓９６を介
してｐ形区域γ６に接続され、第４図の区域８０の右側
にある区域７６の領域がトランジスタＴ１のコレクタ並
びにトランジスタＴ２のベースとして作用する。ｐ形区
域γ６の内、窓９６と、トランジスタＴ２のエミッタと
して作用する区域８０との間で絶縁層９４の下にある領
域が、抵抗Ｒ１を形成する。この為、この抵抗は窓９６
の下の領域とｎ＋区域８００間の幾何学的な距離によっ
て形成される。
第１図の保護回路装置全体は半導体基板６０の表面の非
常に小さな区域内に作ることが出来、この為、過電圧の
影響を受け易い集積回路の全ての入力及び出力端子に保
護回路装置を設けるのに困難がある。
常に小さな区域内に作ることが出来、この為、過電圧の
影響を受け易い集積回路の全ての入力及び出力端子に保
護回路装置を設けるのに困難がある。
第１図はこの発明の保護回路装置の回路図、第２図は特
別な種類の集積回路に使われるこの発明の別の実施例の
保護回路装置を示す回路図、第６図はこの発明の保護回
路装置ン収容する集積回路の一部分の平面図、第４図は
第６図の線Ａ−Ａで切った断面図、第５図は第６図の線
Ｂ−Ｂで切った断面図である。 符号の説明 １０：入力端子 １−２：給′亀′或圧端子 １４：アース端子 ２２：４極サイリスタ ２Ｂ、３０：制御電極
別な種類の集積回路に使われるこの発明の別の実施例の
保護回路装置を示す回路図、第６図はこの発明の保護回
路装置ン収容する集積回路の一部分の平面図、第４図は
第６図の線Ａ−Ａで切った断面図、第５図は第６図の線
Ｂ−Ｂで切った断面図である。 符号の説明 １０：入力端子 １−２：給′亀′或圧端子 １４：アース端子 ２２：４極サイリスタ ２Ｂ、３０：制御電極
Claims (7)
- （１）少なくとも１つの給電電圧端子及びアース端子を
持つバイポーラ形集積回路で、入力又は出力端子に接続
された半導体部品を過電圧に対して保護する保護回路装
置に於て、第１の制御電極及び第２の制御電極を持つ４
極サイリスタを、アース端子と、過電圧の影響を受け易
い部品に接続された少なくとも入力及び出力端子との間
に接続し、前記第１の制御電極は集積回路の動作状態に
於てアース電位より高い電圧を持つ線に接続され、第２
の制御電極がアース端子に接続される保護回路装置。 - （２）特許請求の範囲第１項に記載した保護回路装置に
於て、第２の制御電極とアースの間に抵抗を接続した保
護回路装置。 - （３）特許請求の範囲第１項又は第２項に記載した保護
回路装置に於て、順方向が反対方向であるダイオードを
前記４極サイリスタと並列に接続した保護回路装置。 - （４）特許請求の範囲第１項又は第２項に記載した保護
回路装置に於て、前記線が集積回路の給電電圧線である
保護回路装置。 - （５）特許請求の範囲第１項に記載した保護回路装置に
於て、前記線が集積回路の動作状態でバイアスが存在す
る集積回路内のバイアス線であり、該バイアス線とアー
スの間に接合形電界効果トランジスタを接続し、該電界
効果トランジスタのゲート電極をアースに接続した保護
回路装置。 - （６）特許請求の範囲第５項に記載した保護回路装置に
於て、前記接合形電界効果トランジスタのソース電極が
集積回路の給電電圧から取出したバイアスに接続される
保護回路装置。 - （７）特許請求の範囲第６項に記載した保護回路装置に
於て、前記接合形電界効果トランジスタのソース電極が
、前記集積回路の内動作状態で適当なバイアスが存在す
る回路点に接続されている保護回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3422132.8 | 1984-06-14 | ||
| DE3422132A DE3422132C1 (de) | 1984-06-14 | 1984-06-14 | Schutzschaltungsanordnung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6118315A true JPS6118315A (ja) | 1986-01-27 |
| JPH0528502B2 JPH0528502B2 (ja) | 1993-04-26 |
Family
ID=6238362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60129109A Granted JPS6118315A (ja) | 1984-06-14 | 1985-06-13 | 保護回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4686602A (ja) |
| EP (1) | EP0166932B1 (ja) |
| JP (1) | JPS6118315A (ja) |
| DE (2) | DE3422132C1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05505061A (ja) * | 1989-05-17 | 1993-07-29 | デイビッド サーノフ リサーチ センター，インコーポレイテッド | 電圧ストレス変更可能なｅｓｄ保護構造 |
| US5962902A (en) * | 1996-08-21 | 1999-10-05 | Oki Electric Industry Co., Ltd. | Semiconductor CMOS device with circuit for preventing latch-up |
| JP2014090283A (ja) * | 2012-10-30 | 2014-05-15 | Yamasa Kk | 誤動作防止装置 |
| JP2015019903A (ja) * | 2013-07-22 | 2015-02-02 | 株式会社サンセイアールアンドディ | 遊技機 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3532383A1 (de) * | 1985-09-11 | 1987-03-19 | Bosch Gmbh Robert | Multizellentransistor |
| US4750081A (en) * | 1987-10-19 | 1988-06-07 | Unisys Corporation | Phantom ESD protection circuit employing E-field crowding |
| US4870530A (en) * | 1988-06-27 | 1989-09-26 | Advanced Micro Devices, Inc. | Electrostatic discharge protection circuitry for any two external pins of an I.C. package |
| US4980741A (en) * | 1989-02-10 | 1990-12-25 | General Electric Company | MOS protection device |
| DE4004526C1 (ja) * | 1990-02-14 | 1991-09-05 | Texas Instruments Deutschland Gmbh, 8050 Freising, De | |
| EP0477392A1 (de) * | 1990-09-24 | 1992-04-01 | Siemens Aktiengesellschaft | Eingangsschutzstruktur für integrierte Schaltungen |
| CN1150628C (zh) * | 1996-11-07 | 2004-05-19 | 株式会社日立制作所 | 半导体集成电路器件及其制造方法 |
| US6825504B2 (en) * | 1999-05-03 | 2004-11-30 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5836536B2 (ja) * | 1975-08-20 | 1983-08-10 | 株式会社日立製作所 | ハンドウタイスイツチ |
| DD131504A1 (de) * | 1977-05-23 | 1978-06-28 | Eberhard Drechsler | Schutzschaltungsanordnung fuer ein stromversorgungsgeraet |
| US4302792A (en) * | 1980-06-26 | 1981-11-24 | Rca Corporation | Transistor protection circuit |
| SE423659B (sv) * | 1980-09-26 | 1982-05-17 | Ericsson Telefon Ab L M | Kopplingsanordning |
| US4400711A (en) * | 1981-03-31 | 1983-08-23 | Rca Corporation | Integrated circuit protection device |
| US4567500A (en) * | 1981-12-01 | 1986-01-28 | Rca Corporation | Semiconductor structure for protecting integrated circuit devices |
| US4484244A (en) * | 1982-09-22 | 1984-11-20 | Rca Corporation | Protection circuit for integrated circuit devices |
| DE3301800A1 (de) * | 1983-01-20 | 1984-08-23 | Siemens AG, 1000 Berlin und 8000 München | Integrierbare schutzschaltung |
-
1984
- 1984-06-14 DE DE3422132A patent/DE3422132C1/de not_active Expired
-
1985
- 1985-05-15 EP EP85105993A patent/EP0166932B1/en not_active Expired
- 1985-05-15 DE DE8585105993T patent/DE3574209D1/de not_active Expired
- 1985-05-28 US US06/737,962 patent/US4686602A/en not_active Expired - Lifetime
- 1985-06-13 JP JP60129109A patent/JPS6118315A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05505061A (ja) * | 1989-05-17 | 1993-07-29 | デイビッド サーノフ リサーチ センター，インコーポレイテッド | 電圧ストレス変更可能なｅｓｄ保護構造 |
| US5962902A (en) * | 1996-08-21 | 1999-10-05 | Oki Electric Industry Co., Ltd. | Semiconductor CMOS device with circuit for preventing latch-up |
| JP2014090283A (ja) * | 2012-10-30 | 2014-05-15 | Yamasa Kk | 誤動作防止装置 |
| JP2015019903A (ja) * | 2013-07-22 | 2015-02-02 | 株式会社サンセイアールアンドディ | 遊技機 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0166932B1 (en) | 1989-11-08 |
| DE3422132C1 (de) | 1986-01-09 |
| DE3574209D1 (en) | 1989-12-14 |
| EP0166932A1 (en) | 1986-01-08 |
| JPH0528502B2 (ja) | 1993-04-26 |
| US4686602A (en) | 1987-08-11 |
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