JPS61174738A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61174738A JPS61174738A JP1588085A JP1588085A JPS61174738A JP S61174738 A JPS61174738 A JP S61174738A JP 1588085 A JP1588085 A JP 1588085A JP 1588085 A JP1588085 A JP 1588085A JP S61174738 A JPS61174738 A JP S61174738A
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- JP
- Japan
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- groove
- substrate
- oxide film
- film
- layer
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は素子間分離に溝を用いた半導体装置の製造方法
に関し、特にこの溝を通して基板と電気的接続を得よう
とする半導体装置の製造方法に関するものである。
に関し、特にこの溝を通して基板と電気的接続を得よう
とする半導体装置の製造方法に関するものである。
従来、素子間分離に溝を用いた半導体装置のこの溝−を
通して基板と電気的接続を得る方法には第２図の例に示
すものがある。第２図を用いて従来の方法を以下に説明
する。
通して基板と電気的接続を得る方法には第２図の例に示
すものがある。第２図を用いて従来の方法を以下に説明
する。
まず、ｐ型シリコン基板１０１の全面にｎ＋型領領域１
０２形成する。ここでｎ＋型領領域全面でなく選択的に
形成しても良い、続いてエピタキシャル成長によりｎ−
型層１０３を形成し、その表面に第１酸化膜１０４、窒
化膜１０５、第２酸化膜１０６を順次形成する（２−Ａ
）。
０２形成する。ここでｎ＋型領領域全面でなく選択的に
形成しても良い、続いてエピタキシャル成長によりｎ−
型層１０３を形成し、その表面に第１酸化膜１０４、窒
化膜１０５、第２酸化膜１０６を順次形成する（２−Ａ
）。
次に、素子間分離領域を形成するパターンを前記３暦の
絶縁Ｍ １０４．１０５．１０８を順次エツチングして
形成し、ｎ″″型層１０３の表面を露出させる。
絶縁Ｍ １０４．１０５．１０８を順次エツチングして
形成し、ｎ″″型層１０３の表面を露出させる。
次に、上記３層絶縁膜をマスクにしてフッ素化合物を含
むガスの反応性イオンエツチングによりｎ−型層１０３
及びｎ＋型領領域１０２貫通し、ｐ型シリコン基板１０
１へ達する溝２０７を形成する（２−Ｂ）、この反応性
イオンエツチングでできる溝２０７の側面２０８は、マ
スクとして使用した絶縁膜の端部から垂直に切り立った
形状に形成できることが望ましい。
むガスの反応性イオンエツチングによりｎ−型層１０３
及びｎ＋型領領域１０２貫通し、ｐ型シリコン基板１０
１へ達する溝２０７を形成する（２−Ｂ）、この反応性
イオンエツチングでできる溝２０７の側面２０８は、マ
スクとして使用した絶縁膜の端部から垂直に切り立った
形状に形成できることが望ましい。
次に残っている第２の酸化膜１０６ｔを除去した後、熱
酸化によりｔＲ２０？の表面に第３の酸化膜２０９を形
成する（２−Ｃ）。
酸化によりｔＲ２０？の表面に第３の酸化膜２０９を形
成する（２−Ｃ）。
次に窒化膜 １０５をマスクにして反応性イオンエツチ
ングにより溝底部の第３の酸化膜２０９を除去し開孔部
２１０を形成する（２−Ｄ）。
ングにより溝底部の第３の酸化膜２０９を除去し開孔部
２１０を形成する（２−Ｄ）。
次に残っている窒化膜１０５を除去した後、溝にシリコ
ン２１１を埋め込み、続いて溝のシリコンを通してポロ
ンを拡散し、シリコン基板１０１中にｐ＋＋域２１２を
形成し埋込シリコン２１１とシリコン基板１（１１と電
気的接続を完了する（２−Ｅ）。
ン２１１を埋め込み、続いて溝のシリコンを通してポロ
ンを拡散し、シリコン基板１０１中にｐ＋＋域２１２を
形成し埋込シリコン２１１とシリコン基板１（１１と電
気的接続を完了する（２−Ｅ）。
以上従来技術について説明したが、実際にこの技術を応
用した場合不具合が生じることが判明した。第３図を用
いて詳細を説明する。
用した場合不具合が生じることが判明した。第３図を用
いて詳細を説明する。
従来の方法において反応性イオンエツチングにより基体
１０１に達する溝２０７（第２図）を形成する際に、溝
が垂直に切り立った形状にならず溝の底部が開口部より
狭くなり、溝の側面が底部に向って内側に傾斜する溝３
０７になる場合がしばしばある。こうした状態で溝の側
面を酸化した後の断面図が３−Ａである。
１０１に達する溝２０７（第２図）を形成する際に、溝
が垂直に切り立った形状にならず溝の底部が開口部より
狭くなり、溝の側面が底部に向って内側に傾斜する溝３
０７になる場合がしばしばある。こうした状態で溝の側
面を酸化した後の断面図が３−Ａである。
次に窒化膜１０５をマスクにして、酸化膜３０８の溝の
底面の酸化膜部分を除去しようとすると、底部３１０が
窒化膜１０５の端部より中側に入っているため、底部の
みならず底部以外の側面部の一部の酸化膜も除去されて
しまう（３−Ｂ）。
底面の酸化膜部分を除去しようとすると、底部３１０が
窒化膜１０５の端部より中側に入っているため、底部の
みならず底部以外の側面部の一部の酸化膜も除去されて
しまう（３−Ｂ）。
このまま次工程に進み、シリコン３１１を埋め込みシリ
コン基板１０１にｐ４″領域３１２を形成した時に溝側
面の酸化膜の除去された部分３１３にも ｐ＋＋散領域
が形成される。一般に高濃度領域に高濃度の反対導電型
の不純物を入れてＰ−Ｎ接合を形成した場合、このＰ−
Ｎ接合は非常に信頼性の乏しい接合になり、オーミック
になり易い、即ち、完全な導通状態になる。それ故、３
−Ｃ図の状態になった時、本来ｐ型シリコン基板１０１
とｎ１型領域１０２とはＰ−Ｎ接合で電気的に分離され
なければならないはずが、埋込シリコン領域３１１を通
して導通状態になり、それにより隣同志の素子領域１０
３ａ、 １０３ｂが互に電気的に接続され、半導体装置
として働かなくなる。
コン基板１０１にｐ４″領域３１２を形成した時に溝側
面の酸化膜の除去された部分３１３にも ｐ＋＋散領域
が形成される。一般に高濃度領域に高濃度の反対導電型
の不純物を入れてＰ−Ｎ接合を形成した場合、このＰ−
Ｎ接合は非常に信頼性の乏しい接合になり、オーミック
になり易い、即ち、完全な導通状態になる。それ故、３
−Ｃ図の状態になった時、本来ｐ型シリコン基板１０１
とｎ１型領域１０２とはＰ−Ｎ接合で電気的に分離され
なければならないはずが、埋込シリコン領域３１１を通
して導通状態になり、それにより隣同志の素子領域１０
３ａ、 １０３ｂが互に電気的に接続され、半導体装置
として働かなくなる。
本発明の目的は上記従来の欠点を取り除き、自己整合的
に確実に溝底部にのみ開孔部を設けた信頼性の高い半導
体装置を実現する製造方法を提供することにある。
に確実に溝底部にのみ開孔部を設けた信頼性の高い半導
体装置を実現する製造方法を提供することにある。
即ち、半導体基体の一生面上に選択的に薄膜を形成する
工程と、該薄膜をマスクにして、半導体基体に溝を形成
し、かつ線溝の側面は前記薄膜パターンの端より内側に
なる様に形成する工程と、前記溝の表面に絶縁膜を形成
する工程と、前記薄膜の端と自己整合になり、かつ半導
体基体表面に達する開孔部を溝の底面の少なくとも一部
に設ける工程と、該開孔部直下の半導体基体に不純物を
導入する工程と、前記溝を半導体物質で埋め込む工程と
を含むことを特徴としている。
工程と、該薄膜をマスクにして、半導体基体に溝を形成
し、かつ線溝の側面は前記薄膜パターンの端より内側に
なる様に形成する工程と、前記溝の表面に絶縁膜を形成
する工程と、前記薄膜の端と自己整合になり、かつ半導
体基体表面に達する開孔部を溝の底面の少なくとも一部
に設ける工程と、該開孔部直下の半導体基体に不純物を
導入する工程と、前記溝を半導体物質で埋め込む工程と
を含むことを特徴としている。
本発明がより良く理解される為に実施例を用いて説明す
る。
る。
実施例１
第１図は本発明の第１の実施例である。
従来と同様に、まずｐ型シリコン基板１０１の全面にｎ
＋型領領域１０２形成する。ここでｎ“型領域１０２は
全面でなく、選択的に形成してもよい。
＋型領領域１０２形成する。ここでｎ“型領域１０２は
全面でなく、選択的に形成してもよい。
続いてエピタキシャル成長により、ｎ−型層１０３を形
成し、その表面に第１酸化膜１０４．第１窒化膜１０５
、第２酸化膜１０６を順次形成する（１−Ａ）。
成し、その表面に第１酸化膜１０４．第１窒化膜１０５
、第２酸化膜１０６を順次形成する（１−Ａ）。
次に素子間分離領域を形成するパターンを前記３層の絶
縁膜１０４．１０５．１０６を順次エツチングして形成
し、ｎ″′型層１０３の表面を露出させる０次に上記３
層絶縁膜をマスクにして、フッ素化合物を含むガスの反
応性イオンエツチングにより ｎ−型層１０３及びｎ“
型領域１０２を貫通してｐ型シリコン基板１０１へ達す
る溝を形成する。続いて前記マスクをそのまま用いてシ
リコンエツチング液。
縁膜１０４．１０５．１０６を順次エツチングして形成
し、ｎ″′型層１０３の表面を露出させる０次に上記３
層絶縁膜をマスクにして、フッ素化合物を含むガスの反
応性イオンエツチングにより ｎ−型層１０３及びｎ“
型領域１０２を貫通してｐ型シリコン基板１０１へ達す
る溝を形成する。続いて前記マスクをそのまま用いてシ
リコンエツチング液。
又はプラズマエツチングにより０．３〜０．５ ミクロ
ン溝の表面をほぼ均一にエツチングし、溝の側面１０８
がマスク端部により０．３〜０．５ ミクロン覆われる
溝 ＋０７を形成する０本発明で溝の側面は薄膜パター
ンの端より内側になる様に形成するとは、上述のごとく
溝の側面がマスクの端部によって覆われるように形成さ
れることを言う０次に弗酸により側面１０日を覆う第一
酸化膜の端部を除去する（１−Ｂ）。
ン溝の表面をほぼ均一にエツチングし、溝の側面１０８
がマスク端部により０．３〜０．５ ミクロン覆われる
溝 ＋０７を形成する０本発明で溝の側面は薄膜パター
ンの端より内側になる様に形成するとは、上述のごとく
溝の側面がマスクの端部によって覆われるように形成さ
れることを言う０次に弗酸により側面１０日を覆う第一
酸化膜の端部を除去する（１−Ｂ）。
次に溝１０７表面に熱酸化により酸化膜１０９を形成す
る。酸化膜厚は０．２−０．５ミクロンが適当である（
１−Ｃ）。
る。酸化膜厚は０．２−０．５ミクロンが適当である（
１−Ｃ）。
次に３層絶縁膜（第２酸化膜１０８、第１窒化膜１０５
、第１酸化膜１０４）をマスクにして反応性イオンエツ
チングにより溝底部の酸化膜をエツチングし、３層絶縁
膜のマスクと自己整合的に開孔部１１０を設ける（１−
Ｄ）、ここで３層絶縁膜のマスク端部によって溝側面が
覆われるごとく形成されているため、開孔部１１０は溝
側面にあたることなく確実に溝底面のみに設けられる。
、第１酸化膜１０４）をマスクにして反応性イオンエツ
チングにより溝底部の酸化膜をエツチングし、３層絶縁
膜のマスクと自己整合的に開孔部１１０を設ける（１−
Ｄ）、ここで３層絶縁膜のマスク端部によって溝側面が
覆われるごとく形成されているため、開孔部１１０は溝
側面にあたることなく確実に溝底面のみに設けられる。
又、この時３層絶縁膜の表面にある第２の酸化膜１０Ｂ
を除去する様にするとさらに良い、上記説明で明らかな
ごとく１本発明で薄膜とは、上記酸化膜及び又は窒化膜
であって溝形成の際マスクとして機能するものである。
を除去する様にするとさらに良い、上記説明で明らかな
ごとく１本発明で薄膜とは、上記酸化膜及び又は窒化膜
であって溝形成の際マスクとして機能するものである。
次に従来技術と同様に第１の窒化膜１０５を除去し、溝
にシリコン１１１を埋め込み、続いて溝のシリコンを通
してポロンを拡散し、シリコン基板１０１中にｐ＋＋域
１１２を形成し、埋込シリコン１１１ とシリコン基板
１０１と電気的接続を図る（１−Ｅ）。
にシリコン１１１を埋め込み、続いて溝のシリコンを通
してポロンを拡散し、シリコン基板１０１中にｐ＋＋域
１１２を形成し、埋込シリコン１１１ とシリコン基板
１０１と電気的接続を図る（１−Ｅ）。
その後従来良く知られた技術により各素子形成領域１０
３ａ、 １０３ｂに回路素子を形成し、配線により素子
を接続して半導体装置を完成する。
３ａ、 １０３ｂに回路素子を形成し、配線により素子
を接続して半導体装置を完成する。
実施例２
次に第４図を用いて第２の実施例を説明する。
従来と同様にまずｐ型シリコン基板１０１の全面にｎ１
型領域１０２を形成する。ここでｎ＋型領領域１０２全
面でなく、選択的に形成してもよい、続いてエピタキシ
ャル成長によりｎ−型層１０３を形成し、その表面に第
１酸化膜１０４、第１窒化膜１０５、第２酸化膜１０θ
を順次形成する０次に素子間分離領域を形成するパター
ンを前記３層の絶縁膜 １０４．１０５．１０８を順次
エツチングして形成し。
型領域１０２を形成する。ここでｎ＋型領領域１０２全
面でなく、選択的に形成してもよい、続いてエピタキシ
ャル成長によりｎ−型層１０３を形成し、その表面に第
１酸化膜１０４、第１窒化膜１０５、第２酸化膜１０θ
を順次形成する０次に素子間分離領域を形成するパター
ンを前記３層の絶縁膜 １０４．１０５．１０８を順次
エツチングして形成し。
ｎ−型層１０３の表面を露出させる０次に上記３層絶縁
膜をマスクにして、フッ素化合物を含むガスの反応性イ
オンエツチングによりｎ−型層１０３及びｎ＋型領領域
１０２貫通してｐ型シリコン基板１０１へ達する溝を形
成する（４−Ａ） 。
膜をマスクにして、フッ素化合物を含むガスの反応性イ
オンエツチングによりｎ−型層１０３及びｎ＋型領領域
１０２貫通してｐ型シリコン基板１０１へ達する溝を形
成する（４−Ａ） 。
次に表面の第２酸化Ｉｌｌ １０Ｂを除去した後、続い
て熱酸化を行ない溝表面に酸化膜４１６を形成する（４
−Ｂ）、この酸化膜の厚さは０．６〜１．０ ミクロ
ンが適当である。
て熱酸化を行ない溝表面に酸化膜４１６を形成する（４
−Ｂ）、この酸化膜の厚さは０．６〜１．０ ミクロ
ンが適当である。
次に４−Ｂ工程で形成した溝表面の酸化膜４１Ｂを除去
する。除去した後の溝側面は第１窒化膜４０５の端より
酸化１５Ｎ４１Ｂの約半分の距離内側になる。それ故、
酸化膜の厚さが０．ｅ〜１．０ ミクロンの場合は、溝
側面は０．３〜０．５ミクロン内側に形成されることに
なる。酸化膜４１６を除去した後再び溝表面に酸化膜４
０９を形成し、続いて全面に第２窒化膜４１４を形成す
る。この第２窒化ｆｉ ４１４の厚さは第１窒化膜１０
５の厚さ以下にした方が後工程でのコントロールが容易
になる（４−Ｃ）。
する。除去した後の溝側面は第１窒化膜４０５の端より
酸化１５Ｎ４１Ｂの約半分の距離内側になる。それ故、
酸化膜の厚さが０．ｅ〜１．０ ミクロンの場合は、溝
側面は０．３〜０．５ミクロン内側に形成されることに
なる。酸化膜４１６を除去した後再び溝表面に酸化膜４
０９を形成し、続いて全面に第２窒化膜４１４を形成す
る。この第２窒化ｆｉ ４１４の厚さは第１窒化膜１０
５の厚さ以下にした方が後工程でのコントロールが容易
になる（４−Ｃ）。
次に反応性イオンエツチング技術を用いてほぼ前の工程
（４−Ｃ）で形成した第２窒化膜４１４の厚さ分だけ全
面エツチングをする。これにより溝内に形成された第２
窒化膜のうち、第１窒化膜１０５で陰になった部分のみ
が残ることになる。それ故、溝底部に第１窒化膜１０５
のパターンと自己整合的に第２窒化ｌｌＩ４１４の除去
された第２窒化膜開孔部４１５が形成され、酸化膜４０
９が露出する（４−Ｄ）。
（４−Ｃ）で形成した第２窒化膜４１４の厚さ分だけ全
面エツチングをする。これにより溝内に形成された第２
窒化膜のうち、第１窒化膜１０５で陰になった部分のみ
が残ることになる。それ故、溝底部に第１窒化膜１０５
のパターンと自己整合的に第２窒化ｌｌＩ４１４の除去
された第２窒化膜開孔部４１５が形成され、酸化膜４０
９が露出する（４−Ｄ）。
次に第１窒化膜１０５及び第２窒化膜４１４をマスクに
して開孔部４１５の露出酸化膜を除去してシリコン基板
１０１の表面を露出して開孔部１１０を形成し、その後
周囲表面の第１窒化膜１０５、第２窒化膜４１４を除去
する（４−Ｅ）、なお、シリコン基板１０１の表面の露
出は必要に応じ上記開孔部１１０内のより狭い望域を選
択することができる。
して開孔部４１５の露出酸化膜を除去してシリコン基板
１０１の表面を露出して開孔部１１０を形成し、その後
周囲表面の第１窒化膜１０５、第２窒化膜４１４を除去
する（４−Ｅ）、なお、シリコン基板１０１の表面の露
出は必要に応じ上記開孔部１１０内のより狭い望域を選
択することができる。
その後は実施例１で述べたと同じ工程を経て半導体装置
を完成させる。
を完成させる。
以上詳細に説明したように１本発明によればシリコン基
体に形成した溝の底部にのみ電気接続用の開孔部を設け
、これにより埋込シリコンを通じて基板と電気的接続を
実現できるため、Ｐ−Ｎ接合の信頼性のきわめて高い半
導体装置を効率よく得ることができる。
体に形成した溝の底部にのみ電気接続用の開孔部を設け
、これにより埋込シリコンを通じて基板と電気的接続を
実現できるため、Ｐ−Ｎ接合の信頼性のきわめて高い半
導体装置を効率よく得ることができる。
第１図および第４図は本発明を説明するための半導体装
置の断面図、第２〜３図は従来の方法を説明するための
半導体装置の断面図である。 １０１・・・ｐ型シリコン基板 １０２・・・ｎ＋型領
領域１０３・・ｎ−型層 ＩＱ３ａ、 ＩＱ３
ｂ・・・回路素子１０４・・・第１酸化Ｗｌ
ｔｏ５・・・窒化膜１０Ｇ・・・第２酸化膜 １
０７・・・溝１０日・・・溝側面 １０９・
・・酸化膜１１０・・・開孔部 １１１・・
・埋込シリコン１１２・・・ｐ＋領領域 ２０７
゛・・・溝２０８・・・溝側面 ２０９−・
・酸化膜２１０・・・開孔部 ２４１・・・
埋込シリコン２１２・・・ｐ＋領領域 ３０７・
・・溝３０９・・・酸化膜 ３１０・・・底
部３１１、・・・埋込シリコン ３１２・・・ｐ”
領域３１３・・・酸化膜の除去された部分 ４０８・・・酸化膜 ４１４・・・第２窒化
膜４１５・・・第２窒化膜開孔部 ４１６・・・酸化膜
特許出願人 日本電気株式会社 第１図 菟１図 Ｍ３図 Ｍ４図
置の断面図、第２〜３図は従来の方法を説明するための
半導体装置の断面図である。 １０１・・・ｐ型シリコン基板 １０２・・・ｎ＋型領
領域１０３・・ｎ−型層 ＩＱ３ａ、 ＩＱ３
ｂ・・・回路素子１０４・・・第１酸化Ｗｌ
ｔｏ５・・・窒化膜１０Ｇ・・・第２酸化膜 １
０７・・・溝１０日・・・溝側面 １０９・
・・酸化膜１１０・・・開孔部 １１１・・
・埋込シリコン１１２・・・ｐ＋領領域 ２０７
゛・・・溝２０８・・・溝側面 ２０９−・
・酸化膜２１０・・・開孔部 ２４１・・・
埋込シリコン２１２・・・ｐ＋領領域 ３０７・
・・溝３０９・・・酸化膜 ３１０・・・底
部３１１、・・・埋込シリコン ３１２・・・ｐ”
領域３１３・・・酸化膜の除去された部分 ４０８・・・酸化膜 ４１４・・・第２窒化
膜４１５・・・第２窒化膜開孔部 ４１６・・・酸化膜
特許出願人 日本電気株式会社 第１図 菟１図 Ｍ３図 Ｍ４図
Claims (1)
- 半導体基体の一主面上に選択的に薄膜を形成する工程
と、該薄膜をマスクにして半導体基体に溝を形成しかつ
該溝の側面は前記薄膜パターンの端より内側になる様に
形成する工程と、前記溝の表面に絶縁膜を形成する工程
と、前記薄膜の端と自己整合になりかつ半導体基体表面
に達する開孔部を溝の底面の少なくとも一部に設ける工
程と、該開孔部直下の半導体基体に不純物を導入する工
程と、前記溝を半導体物質で埋め込む工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1588085A JPS61174738A (ja) | 1985-01-30 | 1985-01-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1588085A JPS61174738A (ja) | 1985-01-30 | 1985-01-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61174738A true JPS61174738A (ja) | 1986-08-06 |
Family
ID=11901102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1588085A Pending JPS61174738A (ja) | 1985-01-30 | 1985-01-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61174738A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4900692A (en) * | 1989-04-24 | 1990-02-13 | Motorola, Inc. | Method of forming an oxide liner and active area mask for selective epitaxial growth in an isolation trench |
-
1985
- 1985-01-30 JP JP1588085A patent/JPS61174738A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4900692A (en) * | 1989-04-24 | 1990-02-13 | Motorola, Inc. | Method of forming an oxide liner and active area mask for selective epitaxial growth in an isolation trench |
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