JPS6117296A - 補助記憶装置 - Google Patents
補助記憶装置Info
- Publication number
- JPS6117296A JPS6117296A JP59138837A JP13883784A JPS6117296A JP S6117296 A JPS6117296 A JP S6117296A JP 59138837 A JP59138837 A JP 59138837A JP 13883784 A JP13883784 A JP 13883784A JP S6117296 A JPS6117296 A JP S6117296A
- Authority
- JP
- Japan
- Prior art keywords
- dynamic ram
- refresh
- current consumption
- mode
- accessing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明はダイナミックＲＡＭを使用した補助記憶装置に
関するものである。
関するものである。
〈従来技術〉
一般に補助記憶装置は、主記憶装置と違い、処理すべき
データや演算結果を格納するための装置であり、補助記
憶装置の内容を読み出す時やデータを書き込む時にのみ
アクセス可能になればよく、それ以外の場合にはアクセ
ス可能である必要はない。
データや演算結果を格納するための装置であり、補助記
憶装置の内容を読み出す時やデータを書き込む時にのみ
アクセス可能になればよく、それ以外の場合にはアクセ
ス可能である必要はない。
従来、半導体メモリを使用した補助記憶装置でダイナミ
ックＲＡＭを使用したものは、ダイナミックＲＡＭの読
み出し、書き込みをしない時でもメモリのデータを保持
するために、リフレッシュ動作が必要であり、このリフ
レッシュ動作ではメモリのアクセスをする場合と同等の
電源電流を消費した。この結果ダイナミックＲＡＭを使
用した補助記憶装置はアクセスしない場合でも多量の電
流を消費する欠点があった。
ックＲＡＭを使用したものは、ダイナミックＲＡＭの読
み出し、書き込みをしない時でもメモリのデータを保持
するために、リフレッシュ動作が必要であり、このリフ
レッシュ動作ではメモリのアクセスをする場合と同等の
電源電流を消費した。この結果ダイナミックＲＡＭを使
用した補助記憶装置はアクセスしない場合でも多量の電
流を消費する欠点があった。
〈目的〉
本発明は上記の欠点を解消するためになされたものであ
り、低消費電力の補助記憶装置を提供することを目的と
する。
り、低消費電力の補助記憶装置を提供することを目的と
する。
〈発明の概要〉
本発明はダイナミックＲＡＭとして、アクセス時トデー
タ保持時でリフレッシュのモードが異なるものを使用し
、データ保持時には、ダイナミックＲＡＭの消費電流の
少ないリフレッシュ・モ−ド（以下セルフリフレッシュ
０モードとする）になるよう釦回路を構成することによ
り、消費電流の大幅な低減を図ったものである。
タ保持時でリフレッシュのモードが異なるものを使用し
、データ保持時には、ダイナミックＲＡＭの消費電流の
少ないリフレッシュ・モ−ド（以下セルフリフレッシュ
０モードとする）になるよう釦回路を構成することによ
り、消費電流の大幅な低減を図ったものである。
〈実施例〉
以下本発明を実施例に基づき詳細に説明する。
第１図において、工はセルフリフレッシュ・モードを有
するダイナミックＲＡＭであり、２はダイナミックＲＡ
Ｍ１をアクセスする為の信号を発生するアクセスコント
ロール回路、８はセルフリフレッシュ時のタイミングを
発生するリフレッシュコントロール回路、４，５，６，
７は上記２のアクセスコントロール回路と８のりスレッ
シ５−コントロール回路の信号を切替えるためのゲート
である。また８は、ダイナミックＲＡＭのリフレッシュ
のモードを決定するフリップ・フロップ９はマイクロプ
ロセッサ、１０はリセット発生回路、１１は８のフリッ
プフロップを選択するアドレスデｊ −ド回路である。
するダイナミックＲＡＭであり、２はダイナミックＲＡ
Ｍ１をアクセスする為の信号を発生するアクセスコント
ロール回路、８はセルフリフレッシュ時のタイミングを
発生するリフレッシュコントロール回路、４，５，６，
７は上記２のアクセスコントロール回路と８のりスレッ
シ５−コントロール回路の信号を切替えるためのゲート
である。また８は、ダイナミックＲＡＭのリフレッシュ
のモードを決定するフリップ・フロップ９はマイクロプ
ロセッサ、１０はリセット発生回路、１１は８のフリッ
プフロップを選択するアドレスデｊ −ド回路である。
上記構成のうち、ダイナミックＲＡ Ｍ １ ｅゲー）
４，５，６，７．リフレッシュコントロール回路８，７
リツズフロツプ８及びリセット発生回路１０は、バック
アップ電池！２から、電源断の時でも電源が供給されて
いる。
４，５，６，７．リフレッシュコントロール回路８，７
リツズフロツプ８及びリセット発生回路１０は、バック
アップ電池！２から、電源断の時でも電源が供給されて
いる。
ダイナミックＲＡＭ１は、信号ＲＡ１３をハイレベル、
Ｒ？をローレベルにすることにより、セルフリフレッシ
ュ・モードになり、消費電流が減少する。これに対して
、Ｒ？をハイレベルにするとＲＡＢ 、 ＣＡＢ 、Ｗ
ｌｌｆＩ／ｃ信号を与えればダイナミックＲＡＭのアク
セスが可能になるが、ＲＦｔＣリフレッシュ信号を与え
てリフレッシュしなければならないので、データ保持の
ための電流は増加する。
Ｒ？をローレベルにすることにより、セルフリフレッシ
ュ・モードになり、消費電流が減少する。これに対して
、Ｒ？をハイレベルにするとＲＡＢ 、 ＣＡＢ 、Ｗ
ｌｌｆＩ／ｃ信号を与えればダイナミックＲＡＭのアク
セスが可能になるが、ＲＦｔＣリフレッシュ信号を与え
てリフレッシュしなければならないので、データ保持の
ための電流は増加する。
システムの電源が断の状態ではリセット発生回路１０の
出力はローレベルになるように構成されている。このた
め電源断の場合にフリップフロップ８の出゛力Ｑはロー
レベルになる。したがってゲート４の出力はハイレベル
、ゲート７の出力はローレベルになりダイナミックＲＡ
Ｍはセルフ・リフレッシュ・モードになる。
出力はローレベルになるように構成されている。このた
め電源断の場合にフリップフロップ８の出゛力Ｑはロー
レベルになる。したがってゲート４の出力はハイレベル
、ゲート７の出力はローレベルになりダイナミックＲＡ
Ｍはセルフ・リフレッシュ・モードになる。
またゲ−） ５．６はリフレッシュコントロール回路の
出力をダイナミックＲＡＭに導く。
出力をダイナミックＲＡＭに導く。
したがって電源断の状態では、ダイナミックＲＡＭの消
費電流は少ない。
費電流は少ない。
システムの電源が投入されてから一定時間経過するとり
セラ発生回路ｌＯの出力はハイレベルになるが、フリッ
プフロップ８のＱはローレベルヲ保持するのでダイナミ
ックＲＡＭはセルフす。フレッシュ自モードの状態のま
まで□ある。
セラ発生回路ｌＯの出力はハイレベルになるが、フリッ
プフロップ８のＱはローレベルヲ保持するのでダイナミ
ックＲＡＭはセルフす。フレッシュ自モードの状態のま
まで□ある。
ダイナきツクＲＡＭをアクセスする場合には、アクセス
を開始する前にフリップフロップ８のＱをハイレベルに
する命令を実行する。
を開始する前にフリップフロップ８のＱをハイレベルに
する命令を実行する。
この命令を実行するとゲート４，５，６．７はアクセス
コントロール回路２の出力をダイナミックＲＡＭに与え
る。この結果マイクロプロセッサ９ばダイナミックＲＡ
Ｍをアクセスすることが可能になる。
コントロール回路２の出力をダイナミックＲＡＭに与え
る。この結果マイクロプロセッサ９ばダイナミックＲＡ
Ｍをアクセスすることが可能になる。
゛アクセスが終了した後、クリップ７０ツブ８の出力ｃ
ｔｔ−ローレベルにする命令を実行するとダイナミック
ＲＡＭは再びセルフリフレッシュ・モードになる。
ｔｔ−ローレベルにする命令を実行するとダイナミック
ＲＡＭは再びセルフリフレッシュ・モードになる。
すなわち、ダイナミックＲＡＭは・、アクセスする時の
み消費電流の多いモードになり、それ以外の場合は消費
電流の少ないセルフリフレッシュ−モードになるように
マイクロプロセッサの命令で制御できるので、補助記憶
装置の消費電流を減らすことができる。実施例において
、メモリ容量１２８にバイトの場合、アクセス時の消費
電流は３５ｆｆｌＡセルフ書リフレッシュ時の消費電流
は１．７県であった。） また電源断時にもダイナミックＲＡＭはセルフリフレッ
シュ−そ−ドになり消費電流が少なくなるので、比較的
少容量のバッテリによるダイナミックＲＡＭのデータ保
持が可能である。
み消費電流の多いモードになり、それ以外の場合は消費
電流の少ないセルフリフレッシュ−モードになるように
マイクロプロセッサの命令で制御できるので、補助記憶
装置の消費電流を減らすことができる。実施例において
、メモリ容量１２８にバイトの場合、アクセス時の消費
電流は３５ｆｆｌＡセルフ書リフレッシュ時の消費電流
は１．７県であった。） また電源断時にもダイナミックＲＡＭはセルフリフレッ
シュ−そ−ドになり消費電流が少なくなるので、比較的
少容量のバッテリによるダイナミックＲＡＭのデータ保
持が可能である。
〈効果〉
以上述べたように、本発明における補助記憶装置は、ダ
イナミックＲＡＭを使用して大容量を実現しつつ消費電
流を減らすことができ、またその結果としてバッテリに
よるダイナミックＲＡＭのデータ保持を実用ならしめる
。
イナミックＲＡＭを使用して大容量を実現しつつ消費電
流を減らすことができ、またその結果としてバッテリに
よるダイナミックＲＡＭのデータ保持を実用ならしめる
。
第１図は本発明の一実施例のブロックダイアグラムであ
る。 １ψ・ダイナミックＲＡＭ、２・・アクセスコントロー
ル回路、ａ・会リフレッシュコントロール回路、４，５
，６．７・・ゲート、８・・フリ°ツブフロップ、９・
・マイクロプロセッサ、 、１０−ｅリセット発生回路
、 １１・・アドレスデコード回ｙ６ ｅ １２・・バ
ックアップ電池。 以 上
る。 １ψ・ダイナミックＲＡＭ、２・・アクセスコントロー
ル回路、ａ・会リフレッシュコントロール回路、４，５
，６．７・・ゲート、８・・フリ°ツブフロップ、９・
・マイクロプロセッサ、 、１０−ｅリセット発生回路
、 １１・・アドレスデコード回ｙ６ ｅ １２・・バ
ックアップ電池。 以 上
Claims (1)
- 半導体メモリとしてダイナミックＲＡＭを使用した補
助記憶装置において、前記ダイナミックＲＡＭにアクセ
スする時と、データを保持する時とでリフレッシュの方
法が異なることを特徴とする補助記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59138837A JPS6117296A (ja) | 1984-07-04 | 1984-07-04 | 補助記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59138837A JPS6117296A (ja) | 1984-07-04 | 1984-07-04 | 補助記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6117296A true JPS6117296A (ja) | 1986-01-25 |
Family
ID=15231367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59138837A Pending JPS6117296A (ja) | 1984-07-04 | 1984-07-04 | 補助記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6117296A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62293593A (ja) * | 1986-06-13 | 1987-12-21 | Fujitsu Ltd | メモリバツクアツプ制御回路 |
| JPH02312095A (ja) * | 1989-05-26 | 1990-12-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1984
- 1984-07-04 JP JP59138837A patent/JPS6117296A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62293593A (ja) * | 1986-06-13 | 1987-12-21 | Fujitsu Ltd | メモリバツクアツプ制御回路 |
| JPH02312095A (ja) * | 1989-05-26 | 1990-12-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
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