JPS61168439U - - Google Patents
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- Publication number
- JPS61168439U JPS61168439U JP5068685U JP5068685U JPS61168439U JP S61168439 U JPS61168439 U JP S61168439U JP 5068685 U JP5068685 U JP 5068685U JP 5068685 U JP5068685 U JP 5068685U JP S61168439 U JPS61168439 U JP S61168439U
- Authority
- JP
- Japan
- Prior art keywords
- memory area
- writable
- readable memory
- read
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
Description
第１図はこの考案の一実施例を示すブロツク図
、第２図はパリテイビツト用ＲＡＭの入力信号を
示す図、第３図はＲＯＭ領域用パリテイビツト生
成処理を示す流れ図である。 図中、１は演算処理装置、２はデータバス、３
はアドレスバス、４はＲＯＭ領域、５はＲＡＭ領
域、６はパリテイビツト用ＲＡＭ、７はパリテイ
ビツト生成及び検定回路である。
、第２図はパリテイビツト用ＲＡＭの入力信号を
示す図、第３図はＲＯＭ領域用パリテイビツト生
成処理を示す流れ図である。 図中、１は演算処理装置、２はデータバス、３
はアドレスバス、４はＲＯＭ領域、５はＲＡＭ領
域、６はパリテイビツト用ＲＡＭ、７はパリテイ
ビツト生成及び検定回路である。
Claims (1)
- 記憶部として読出し専用メモリ領域及び書込み
／読出し可能メモリ領域を有する装置において、
前記読出し専用メモリ領域及び書込み／読出し可
能メモリ領域の異常検出用としてのバリテイビツ
ト等の冗長ビツトを、夫々共通の書込み／読出し
可能メモリ素子上に格納することを特徴とするメ
モリ検定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5068685U JPS61168439U (ja) | 1985-04-05 | 1985-04-05 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5068685U JPS61168439U (ja) | 1985-04-05 | 1985-04-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61168439U true JPS61168439U (ja) | 1986-10-18 |
Family
ID=30569052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5068685U Pending JPS61168439U (ja) | 1985-04-05 | 1985-04-05 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61168439U (ja) |
-
1985
- 1985-04-05 JP JP5068685U patent/JPS61168439U/ja active Pending
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