JPH0255330U - - Google Patents
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- Publication number
- JPH0255330U JPH0255330U JP13189388U JP13189388U JPH0255330U JP H0255330 U JPH0255330 U JP H0255330U JP 13189388 U JP13189388 U JP 13189388U JP 13189388 U JP13189388 U JP 13189388U JP H0255330 U JPH0255330 U JP H0255330U
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- JP
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- Pending
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- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Detection And Correction Of Errors (AREA)
Description
第１図は本考案の一実施例のブロツク図、第２
図ａは第１図のパリテイビツト発生回路の回路図
、第２図ｂは第２図ａに用いられるｍｏｄ２加算
回路の回路図である。 １…ＲＯＭ、２…パリテイビツト発生回路、１
０…８ビツトデータバス、２０…アドレスバス、
８０…パリテイビツト線、２１，〜２７…ｍｏｄ
２加算回路。
図ａは第１図のパリテイビツト発生回路の回路図
、第２図ｂは第２図ａに用いられるｍｏｄ２加算
回路の回路図である。 １…ＲＯＭ、２…パリテイビツト発生回路、１
０…８ビツトデータバス、２０…アドレスバス、
８０…パリテイビツト線、２１，〜２７…ｍｏｄ
２加算回路。
Claims (1)
- ＲＯＭライタから入力されるアドレス信号を与
えて、このアドレスに対応するデータを出力する
ＲＯＭと、このＲＯＭのデータ出力から論理演算
によりパリテイビツトを作成してＲＯＭライタに
返送するパリテイビツト発生回路とを有すること
を特徴とするパリテイデータ作成ボード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13189388U JPH0255330U (ja) | 1988-10-07 | 1988-10-07 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13189388U JPH0255330U (ja) | 1988-10-07 | 1988-10-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0255330U true JPH0255330U (ja) | 1990-04-20 |
Family
ID=31388369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13189388U Pending JPH0255330U (ja) | 1988-10-07 | 1988-10-07 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0255330U (ja) |
-
1988
- 1988-10-07 JP JP13189388U patent/JPH0255330U/ja active Pending
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