JPS61204262U - - Google Patents
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- Publication number
- JPS61204262U JPS61204262U JP8945886U JP8945886U JPS61204262U JP S61204262 U JPS61204262 U JP S61204262U JP 8945886 U JP8945886 U JP 8945886U JP 8945886 U JP8945886 U JP 8945886U JP S61204262 U JPS61204262 U JP S61204262U
- Authority
- JP
- Japan
- Prior art keywords
- memory
- error
- parity
- bit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
図は本考案の動作原理を説明する図である。
図において、１はＥＣＣ回路、２，３および５
，６はイクスクルーシブルオア回路、４はパリテ
イチエツク・ジエネレート回路である。
，６はイクスクルーシブルオア回路、４はパリテ
イチエツク・ジエネレート回路である。
Claims (1)
- 【実用新案登録請求の範囲】 メモリへの書き込みデータからエラーチエツク
ビツトを生成し、データとともに該メモリへ出力
する第１の手段 該メモリへの書き込みデータのパリテイチエツ
クを行い、エラーが検出された時該エラーチエツ
クビツトを２ビツト誤まらせる第２の手段 該メモリから読み取つたデータからパリテイビ
ツトを生成する第３の手段 該メモリから読み取つたデータとエラーチエツ
クコードから２ビツト誤まりを検出した時、該パ
リテイビツトを誤まらせる第４の手段を有するこ
とを特徴とするパリテイエラー処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8945886U JPS61204262U (ja) | 1986-06-12 | 1986-06-12 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8945886U JPS61204262U (ja) | 1986-06-12 | 1986-06-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61204262U true JPS61204262U (ja) | 1986-12-23 |
Family
ID=30643557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8945886U Pending JPS61204262U (ja) | 1986-06-12 | 1986-06-12 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61204262U (ja) |
-
1986
- 1986-06-12 JP JP8945886U patent/JPS61204262U/ja active Pending
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