JPS61168231A - 混成集積回路のチツプコ−テイング方法 - Google Patents
混成集積回路のチツプコ−テイング方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は混成集積回路のチップコーティングに関するも
のである。′ 〔従来の技術〕 従来混成集積回路のチップコーティングには、先端がニ
ードル状のディスペンサが使用されていた。コーティン
グ方法は、ディスペンサを移動しながら樹脂を所定領域
に塗布するという方法であり、主に樹脂の流動性を利用
したものであった。
のである。′ 〔従来の技術〕 従来混成集積回路のチップコーティングには、先端がニ
ードル状のディスペンサが使用されていた。コーティン
グ方法は、ディスペンサを移動しながら樹脂を所定領域
に塗布するという方法であり、主に樹脂の流動性を利用
したものであった。
従来のチップコーティング方法は、先端がニードル状の
ディスペンサを用い樹脂塗布範囲内をゆっくりと移動し
ながら流していくものであった。
ディスペンサを用い樹脂塗布範囲内をゆっくりと移動し
ながら流していくものであった。
つまり樹脂自体が流動性を持つだめ、それによりおのず
から被覆範囲及び樹脂厚が定まるものである。従って樹
脂乾燥後の形伏はほぼ半球状に近いものとなる。このこ
とは混成集積回路の部品レイアウト設計の自由度を必要
以上に束縛するものである。
から被覆範囲及び樹脂厚が定まるものである。従って樹
脂乾燥後の形伏はほぼ半球状に近いものとなる。このこ
とは混成集積回路の部品レイアウト設計の自由度を必要
以上に束縛するものである。
また樹脂の粘性のバラツキにより、粘性が小さい場合に
は樹脂が広がりすぎる、逆に大きい場合は、広がりにく
く樹脂厚が大きくなりやすい等の不具合が、製造上の歩
留り低下の要素となる。
は樹脂が広がりすぎる、逆に大きい場合は、広がりにく
く樹脂厚が大きくなりやすい等の不具合が、製造上の歩
留り低下の要素となる。
本発明は、前述の従来方法の欠点を解消するため、所望
の形伏の鋳型または樹脂枠をディスペンサの先端に備え
ることにより、必要最小限の塗布範囲、樹脂厚を有する
混成集積回路を再現性良く製造することを可能としたチ
ップコーティング力法である。
の形伏の鋳型または樹脂枠をディスペンサの先端に備え
ることにより、必要最小限の塗布範囲、樹脂厚を有する
混成集積回路を再現性良く製造することを可能としたチ
ップコーティング力法である。
次に本発明について図面を参照して説明する。
第1図乃至第4図は本発明による混成集積回路製造工程
の一実施例である。
の一実施例である。
まず第1図はICチップを搭載しワイヤーボンディング
が行なわれた基板である。次に第2図のように本発明に
よる鋳型または樹脂枠を備えたディスペンサを、該基板
と対向させた後、位置合わせを行なう。
が行なわれた基板である。次に第2図のように本発明に
よる鋳型または樹脂枠を備えたディスペンサを、該基板
と対向させた後、位置合わせを行なう。
さらに第3図のように該ディスペンサを基板に密着はせ
、樹脂を流し込み、予備乾燥を行なう。
、樹脂を流し込み、予備乾燥を行なう。
つぎに該ディスペンサを該基板から離し、基板全体を乾
燥し、樹脂を硬化させる。
燥し、樹脂を硬化させる。
以上説明したように、本発明は所望形伏の鋳型又は樹脂
枠を備えたディスペンサを使用しブリコーティングする
ことによシ、樹脂の粘性にかかわらず、必要最小限の樹
脂被覆面積及び樹脂厚を有する混成集積回路を再現性よ
く製造することを可能とする。
枠を備えたディスペンサを使用しブリコーティングする
ことによシ、樹脂の粘性にかかわらず、必要最小限の樹
脂被覆面積及び樹脂厚を有する混成集積回路を再現性よ
く製造することを可能とする。
第1図乃至、第4図は本発明による混成集積回路の製造
工程の一実施例である。 図中の符号はa・・・・・・ICテップ、b・・・山ワ
イヤー、C・・・・・・基板、d・・・・・・ディスペ
ンサ、e・・・・・・鋳型又は樹脂枠、f・・・・・・
樹脂を各々表わす。 C h ち ンC 垢 1 闇 卒4 閏
工程の一実施例である。 図中の符号はa・・・・・・ICテップ、b・・・山ワ
イヤー、C・・・・・・基板、d・・・・・・ディスペ
ンサ、e・・・・・・鋳型又は樹脂枠、f・・・・・・
樹脂を各々表わす。 C h ち ンC 垢 1 闇 卒4 閏
Claims (1)
- 所望の形伏の鋳型または樹脂枠を先端に備えたディス
ペンサを使用してチップコーティングすることを特徴と
する混成集積回路のチップコーティング方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP860685A JPS61168231A (ja) | 1985-01-21 | 1985-01-21 | 混成集積回路のチツプコ−テイング方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP860685A JPS61168231A (ja) | 1985-01-21 | 1985-01-21 | 混成集積回路のチツプコ−テイング方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61168231A true JPS61168231A (ja) | 1986-07-29 |
Family
ID=11697614
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP860685A Pending JPS61168231A (ja) | 1985-01-21 | 1985-01-21 | 混成集積回路のチツプコ−テイング方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61168231A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004087852A (ja) * | 2002-08-27 | 2004-03-18 | Matsushita Electric Works Ltd | 半導体装置の製造方法及び半導体装置 |
-
1985
- 1985-01-21 JP JP860685A patent/JPS61168231A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004087852A (ja) * | 2002-08-27 | 2004-03-18 | Matsushita Electric Works Ltd | 半導体装置の製造方法及び半導体装置 |
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