JPS6116547A - Ｍｏｓトランジスタの製法 - Google Patents

Ｍｏｓトランジスタの製法

Info

Publication number
JPS6116547A
JPS6116547A JP60096161A JP9616185A JPS6116547A JP S6116547 A JPS6116547 A JP S6116547A JP 60096161 A JP60096161 A JP 60096161A JP 9616185 A JP9616185 A JP 9616185A JP S6116547 A JPS6116547 A JP S6116547A
Authority
JP
Japan
Prior art keywords
oxidation
pressure
channel
atmospheres
silicon body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP60096161A
Other languages
English (en)
Other versions
JPH0789561B2 (ja
Inventor
デビツド　エイ．バグリー
マイクル　シー．スメイリング
マイクル　ピー．ドユアン
守 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPS6116547A publication Critical patent/JPS6116547A/ja
Publication of JPH0789561B2 publication Critical patent/JPH0789561B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)
  • Formation Of Insulating Films (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体装置、更に具体的に云えば、ＭＯ８集
積回路の製法に関する。
（従来技術） 自己整合のシリコン・ゲートＭＯ８集積回路を製造する
局部酸化又は“’　Ｌ　ＯＧ　ＯＳ　”方法では、窒化
物を酸化マスクとして使って、高温でフィールド酸化物
を成長させる。酸化の前のＰ＋の注入部により、フィー
ルド酸化物の下にチャンネル・ストッパ領域を作る。チ
ャンネル・ストッパの注入部からのＰ形不純物が、高温
酸化の間、トランジスタのチャンネル領域に侵入する。
これによって幾何学的な完全さに問題が生ずると共に、
トランジスタのみかけの閾値が上昇することがある。
これは「狭幅効果」と呼ばれる。例えば１メガビツトの
ダイナミックＲＡＭの場合の様に、チャンネルの幅が場
合によって１又は２ミクロンという様に非常に狭い様な
密度の高い装置で、特にそういうことが起る。
（発明の目的） この発明の主な目的は、半導体集積回路、特に密度の高
いＭＯ８装置を製造する改良された方法を提供すること
“である。別の目的は、ＭＯ３集積回路を製造する時の
チャンネル・ストッパ不純物の侵入による狭幅効果を減
少することである。別の目的は、密度が高いＭＯ８装置
を製造する際に局部酸化方法を使う時、隔離作用を改善
することである。
（発明の要約） この発明の１実施例では、ＭＯ８集積回路を作る方法が
、素子隔離用の熱作用によるフィールド酸化物を作る為
に、シリコン・スライスの表面の高圧酸化を用いる。フ
ィールド酸化物の下にチャンネル・ストッパ領域を作る
為に、この酸化の前に使われる注入は、その量を一層少
なくすることが出来、然も電界トランジスタの閾値電圧
は高いレベルに保たれる。こうしてトランジスタのチャ
ンネルに対するチャンネル・ストッパ不純物の侵入が最
小限に抑えられ、一層密度の大きい装置が出来る様にな
る。
この発明に特有と考えられる新規な特徴は、特許請求の
範囲に記載しであるが、この発明自体並′びにその他の
特徴及び利点は、以下図面について詳しく説明する所か
ら、最もよく理解されよう。
（実施例） 第１図、第２図及び第３図には、Ｇ、Ｒ，モーハン・ラ
オーに付与された米国特許 第４．０５５．４４４号又は同 １４．３８８．１２１号（テキサス・インスツルメンツ
社に譲渡）に記載された自己整合形方法によって製造さ
れる様な形式の典型的なＮチャンネルのシリコン・ゲー
トＭＯＳトランジスタが示されている。このトランジス
タはＰ形のシリコン・バー１０の中に作られ、Ｎ＋のソ
ース／ドレイン領域１１．１２と薄いゲート酸化物１４
の上方の多結晶シリコンのゲート１３とを持っており、
１つのトランジスタ又はＮ十領域を別のトランジスタ又
はＮ十領域から隔離する為に、シリコンの表面に厚いフ
ィールド酸化物１５を成長させている。
バー１０には何千個ものこういうトランジスタが形成さ
れて、例えばマッファレフサンダー、ホワイト及びラオ
に付与された米国特許 第４，２９３，９９３号（テキサス・インスツルメンツ
社に譲渡）に記載される様な形式のダイナミックＲＡＭ
を作る。
米国特許第４，０５５，４４４号又は同第４．３８８，
１２１号に記載されている様に、熱成長のフィールド酸
化物１５の下にＰ＋のチャンネル・ストッパ領域１６を
作る。フィールド酸化物１５を成長させるのに使われる
高い温度並びに長い時間の為、チャンネル・ストッパ１
６を作る為に使われるＰ形の硼素不純物があらゆる方向
に酸化前線より先まで拡散し、トランジスタのチャンネ
ル区域１７に侵入する。これはチャンネルの実効幅を小
さくし、又は各々の側の区域１８で閾値電圧を高くする
。典型的な処理を使うと、区域１８は例えば約０．４ミ
クロンの幅になることがある。バーの設計に使われる設
計の規則により、チャンネルの長さが例えば５ミクロン
で、チャンネルの最低幅がやはり５ミクロンであるとす
る時、Ｐ十チャンネル・ストッパの侵入はそれ程問題で
はない。然し、チャンネルの幅寸法Ｗが公称２ミ゛クロ
ン又はそれ以下である時、この侵入部分はチャンネル幅
の非常に大きな部分になり始め、閾値が一層大きい区域
１８がかなりの影響を持つ。
区域１８に於ける侵入の程度を減らす為に用いられる１
つの方法は、チャンネル・ストッパ１６を作る注入で、
硼素注入量を減らすとである。この注入はフィールド酸
化物１５を成長させる前に行なわれる。普通、注入量を
減少すると、フィールド酸化物区域の閾値電圧がそれに
対応して下がる。集積回路に対する電源電圧が＋５ｖで
ある時、適切な隔離作用をする為には、このフィールド
酸化物の閾値電圧は＋１５Ｖ程度でなければならない。
従って、注入量は、大体こういうレベルのフィールド酸
化物の閾値電圧を十分に生ずるレベルに保たなければな
らない。
この発明では、比較的中位の所定レベルのＰ十チャンネ
ル・ストッパの注入量に対し、加圧した酸素雰囲気の下
で成長させたフィールド酸化物によって一層高いフィー
ルド酸化物の閾値電圧が得られることが判った。第４図
について説明すると、この発明の方法は最初に薄い熱酸
化物層２ｏをその上に成長させたシリコン・スライス（
バー１０を含む）を用い、次に窒化物層２１をデポジッ
トし、そのパターンを定める。残りの窒化物２１及びフ
ォトレジストによってマスクして、硼素の注入を行ない
。Ｐ＋の注入領域２２を作る。この発明では、高圧酸化
を用いない場合に必要とする様な６Ｘ１０１２又はそれ
以上というレベルとは対照的に、注入量は約２Ｘ１０１
２／ｃｍ２である。
この後、約１０気圧の圧力の酸素又は蒸気内で、スライ
スを約４０分間約９００℃の温度にさらす。
これによって熱作用による酸化物１５が約８０００Ａの
厚さに成長する。注入した硼素２２が酸化前線の先まで
拡散して、チャンネル・ストッパ１６を作る。この後こ
の方法を米国特許第４，０５５，４４４号又は同 第４，３８８，１２１号に記載されている様に続けて、
第１図乃至第３図の装置を作る。
チャンネル・ストッパ１６に対する硼素注入量が一層少
ないから、区域１８に於ける硼素の濃度が一層低い。そ
れでも電界１〜ランジスタの閾値は約＋１４又は＋１５
Ｖである。これに対して、同じ処理で大気圧酸化を使っ
た場合、閾値は約→−９Ｖであった。
約５気圧という低い圧力でも、成る程度の改良が得られ
るものと思われるが、圧力が少なくとも約９気圧である
ことが好ましい。圧力は約１５気圧までにしても有用で
あるが、時間が短くなって、制御作用が一層困難になろ
う。
高圧酸化は従来でもシリコンの処理に使われていたが、
普通は低い温度の操作が出来る様にする為である。
この発明を実施例について説明したが、以上の説明はこ
の発明を制約するものと解してはならない。ＪＸ上の説
明から、当業者には、図示の実施例の変更並びにこの発
明のこの他の実施例が考えられよう。従って、特許請求
の範囲は、この発明の範囲内に於けるこの様な変更又は
実施例を包括するものであることを承知されたい。
【図面の簡単な説明】
第１図はこの発明の方法によって作ることが出来るＭＯ
Ｓ　ｌ・ランジスタの著しく拡大した平面図、第２図は
第１図の線２〜２で切った、第１図の装置の側面断面図
、第３図は第１図の線３−３で切った、第１図の装置の
側面断面図、第４図及び第５図は第１図乃至第３図の装
置の製造段階に於ける第３図と同様な側面図である。

Claims (10)

    【特許請求の範囲】
  1. （１）シリコン本体の面にＭＯＳトランジスタを作る方
    法に於て、前記面に酸化マスク層を適用すると共に、ト
    ランジスタ・チャンネル区域を限定する様に前記層のパ
    ターンを定め、１ｃｍ＾２あたり約５×１０＾１＾２を
    越えない量で、前記面を不純物注入にかけてチャンネル
    ・ストッパ領域を設け、大気圧の数倍の圧力の酸化性雰
    囲気内で前記面を高温にさらして前記面の表面を酸化し
    て、前記酸化マスクによつて覆われていない面の区域に
    於て、その下の前記面内にチャンネル・ストッパ領域を
    持つ熱成長のフィールド酸化物層を作る工程から成る方
    法。
  2. （２）特許請求の範囲第１項に記載した方法に於て、前
    記高温が少なくとも約９００℃であり、前記酸化が少な
    くとも約５気圧の圧力で行なわれる方法。
  3. （３）特許請求の範囲第２項に記載した方法に於て、前
    記不純物が硼素であり、前記量が約２×１０＾１＾２を
    越えない方法。
  4. （４）特許請求の範囲第３項に記載した方法に於て、前
    記酸化マスクが窒化物であり、前記フィールド酸化物が
    前記窒化物よりも何倍かの厚さである方法。
  5. （５）特許請求の範囲第４項に記載した方法に於て、前
    記酸化が少なくとも約９気圧の圧力で行なわれる方法。
  6. （６）シリコン本体の面に隔離区域を形成する方法に於
    て、面の前記区域に約５×１０＾１＾２／ｃｍ＾２を越
    えない量の不純物注入を加えてチャンネル・ストッパ領
    域を作り、大気圧の数倍の圧力の酸化雰囲気内で前記シ
    リコン本体を少なくとも約９００℃の高温にさらして前
    記面の前記区域を酸化して、その下の前記面内にチャン
    ネル・ストッパ領域を持つ熱成長のフィールド酸化物層
    を作る工程から成る方法。
  7. （７）特許請求の範囲第６項に記載した方法に於て、前
    記酸化が少なくとも約５気圧の圧力で行なわれる方法。
  8. （８）特許請求の範囲第６項に記載した方法に於て、前
    記シリコン本体がＰ形であり、前記不純物が硼素であり
    、前記量が約２×１０＾１＾２／ｃｍ＾２を越えない方
    法。
  9. （９）特許請求の範囲第８項に記載した方法に於て、前
    記酸化が少なくとも約９気圧の圧力で行なわれる方法。
  10. （１０）特許請求の範囲第９項に記載した方法に於て、
    前記シリコン本体が約１時間以下の期間の間、前記高温
    にさらされる方法。
JP60096161A 1984-05-09 1985-05-08 Ｍｏｓトランジスタの製法 Expired - Lifetime JPH0789561B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/608,606 US4569117A (en) 1984-05-09 1984-05-09 Method of making integrated circuit with reduced narrow-width effect
US608606 1984-05-09

Publications (2)

Publication Number Publication Date
JPS6116547A true JPS6116547A (ja) 1986-01-24
JPH0789561B2 JPH0789561B2 (ja) 1995-09-27

Family

ID=24437240

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60096161A Expired - Lifetime JPH0789561B2 (ja) 1984-05-09 1985-05-08 Ｍｏｓトランジスタの製法

Country Status (2)

Country Link
US (1) US4569117A (ja)
JP (1) JPH0789561B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02209419A (ja) * 1989-02-10 1990-08-20 Nissan Motor Co Ltd 非調質鋼の冷却装置
JPH0375305A (ja) * 1989-08-16 1991-03-29 Daido Steel Co Ltd ワークの冷却装置

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8501720A (nl) * 1985-06-14 1987-01-02 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een siliciumplak plaatselijk wordt voorzien van veldoxide met kanaalonderbreker.
JPS61292358A (ja) * 1985-06-19 1986-12-23 Fujitsu Ltd Ｍｉｓ型電界効果トランジスタの製造方法
US4814290A (en) * 1987-10-30 1989-03-21 International Business Machines Corporation Method for providing increased dopant concentration in selected regions of semiconductor devices
US5262846A (en) * 1988-11-14 1993-11-16 Texas Instruments Incorporated Contact-free floating-gate memory array with silicided buried bitlines and with single-step-defined floating gates
US4968641A (en) * 1989-06-22 1990-11-06 Alexander Kalnitsky Method for formation of an isolating oxide layer
US5057446A (en) * 1990-08-06 1991-10-15 Texas Instruments Incorporated Method of making an EEPROM with improved capacitive coupling between control gate and floating gate
US5175123A (en) * 1990-11-13 1992-12-29 Motorola, Inc. High-pressure polysilicon encapsulated localized oxidation of silicon
US5272098A (en) * 1990-11-21 1993-12-21 Texas Instruments Incorporated Vertical and lateral insulated-gate, field-effect transistors, systems and methods
US5355007A (en) * 1990-11-23 1994-10-11 Texas Instruments Incorporated Devices for non-volatile memory, systems and methods
US5296393A (en) * 1990-11-23 1994-03-22 Texas Instruments Incorporated Process for the simultaneous fabrication of high-and-low-voltage semiconductor devices, integrated circuit containing the same, systems and methods
DE69125794T2 (de) * 1990-11-23 1997-11-27 Texas Instruments Inc Verfahren zum gleichzeitigen Herstellen eines Feldeffekttransistors mit isoliertem Gate und eines Bipolartransistors
US5429959A (en) * 1990-11-23 1995-07-04 Texas Instruments Incorporated Process for simultaneously fabricating a bipolar transistor and a field-effect transistor
US5364801A (en) * 1990-12-17 1994-11-15 Texas Instruments Incorporated Method of forming a charge pump circuit
US5273926A (en) * 1991-06-27 1993-12-28 Texas Instruments Incorporated Method of making flash EEPROM or merged FAMOS cell without alignment sensitivity
US5204541A (en) * 1991-06-28 1993-04-20 Texas Instruments Incorporated Gated thyristor and process for its simultaneous fabrication with high- and low-voltage semiconductor devices
US5218568A (en) * 1991-12-17 1993-06-08 Texas Instruments Incorporated Electrically-erasable, electrically-programmable read-only memory cell, an array of such cells and methods for making and using the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52104881A (en) * 1976-03-01 1977-09-02 Hitachi Ltd Manufacture for semiconductor device
JPS54162978A (en) * 1978-06-15 1979-12-25 Oki Electric Ind Co Ltd Manufacture of semicinductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4055444A (en) * 1976-01-12 1977-10-25 Texas Instruments Incorporated Method of making N-channel MOS integrated circuits
FR2358748A1 (fr) * 1976-07-15 1978-02-10 Radiotechnique Compelec Procede d'autoalignement des elements d'un dispositif semi-conducteur et dispositif realise suivant ce procede
US4179792A (en) * 1978-04-10 1979-12-25 The United States Of America As Represented By The Secretary Of The Army Low temperature CMOS/SOS process using dry pressure oxidation
US4239993A (en) * 1978-09-22 1980-12-16 Texas Instruments Incorporated High performance dynamic sense amplifier with active loads
US4370798A (en) * 1979-06-15 1983-02-01 Texas Instruments Incorporated Interlevel insulator for integrated circuit with implanted resistor element in second-level polycrystalline silicon
US4271583A (en) * 1980-03-10 1981-06-09 Bell Telephone Laboratories, Incorporated Fabrication of semiconductor devices having planar recessed oxide isolation region
US4388121A (en) * 1980-03-21 1983-06-14 Texas Instruments Incorporated Reduced field implant for dynamic memory cell array
US4472874A (en) * 1981-06-10 1984-09-25 Tokyo Shibaura Denki Kabushiki Kaisha Method of forming planar isolation regions having field inversion regions
US4390393A (en) * 1981-11-12 1983-06-28 General Electric Company Method of forming an isolation trench in a semiconductor substrate
US4361600A (en) * 1981-11-12 1982-11-30 General Electric Company Method of making integrated circuits

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52104881A (en) * 1976-03-01 1977-09-02 Hitachi Ltd Manufacture for semiconductor device
JPS54162978A (en) * 1978-06-15 1979-12-25 Oki Electric Ind Co Ltd Manufacture of semicinductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02209419A (ja) * 1989-02-10 1990-08-20 Nissan Motor Co Ltd 非調質鋼の冷却装置
JPH0375305A (ja) * 1989-08-16 1991-03-29 Daido Steel Co Ltd ワークの冷却装置

Also Published As

Publication number Publication date
JPH0789561B2 (ja) 1995-09-27
US4569117A (en) 1986-02-11

Similar Documents

Publication Publication Date Title
JPS6116547A (ja) Ｍｏｓトランジスタの製法
DE69231702T2 (de) Verfahren zur Herstellung von Isolationszonen aus Oxid
CA1194612A (en) Process for forming complementary integrated circuit devices
US4170492A (en) Method of selective oxidation in manufacture of semiconductor devices
US5024961A (en) Blanket punchthrough and field-isolation implant for sub-micron N-channel CMOS devices
US4743566A (en) Method of manufacturing a semiconductor device, in which a silicon slice is locally provided with field oxide with a channel stopper
US6165849A (en) Method of manufacturing mosfet with differential gate oxide thickness on the same IC chip
JPH0691201B2 (ja) Ｃｍｏｓ半導体装置の製造方法
US5895252A (en) Field oxidation by implanted oxygen (FIMOX)
US4252574A (en) Low leakage N-channel SOS transistors and method of making them
US5286672A (en) Method for forming field oxide regions
US5700730A (en) Semiconductor processing method of providing dopant impurity into a semiconductor substrate
JPS6225452A (ja) Ｃｍｏｓトランジスタの製造法
US4409726A (en) Method of making well regions for CMOS devices
US5525823A (en) Manufacture of CMOS devices
KR900002465A (ko) 반도체장치의 제조방법
JPH07307305A (ja) 注入マスク上に低温酸化層を用いた、フィールド注入領域が下層をなすフィールド酸化層形成方法
US4814290A (en) Method for providing increased dopant concentration in selected regions of semiconductor devices
JPH06342848A (ja) フィールド酸化物領域の形成方法
JPH02305468A (ja) 半導体装置の製造方法
JP3060948B2 (ja) 半導体装置の製造方法
JPH0316150A (ja) 半導体素子の製造方法
US6184096B1 (en) Semiconductor processing method of providing dopant impurity into a semiconductor substrate
JP2808945B2 (ja) 縦型ｍｏｓ電界効果トランジスタの製造方法
JP3057692B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term