JPS61161765A - 薄膜トランジスタアレイの製造方法 - Google Patents
薄膜トランジスタアレイの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、液晶表示装置に用いられる薄膜トランジスタ
アレイの製造方法に関し、特にスループットの高いウェ
ットエツチング法を用いる薄膜トランジスタアレイの製
造方法に関する。
アレイの製造方法に関し、特にスループットの高いウェ
ットエツチング法を用いる薄膜トランジスタアレイの製
造方法に関する。
（従来技術とその問題点）
近年、オフィスオートメーションの進展に伴い、マンマ
シンインターフェイスとしての表示デバイスの画素数の
大容量化が活発に進められている。
シンインターフェイスとしての表示デバイスの画素数の
大容量化が活発に進められている。
液晶ディスプレイにおいても液晶をスイッチングするた
めの薄膜トランジスタアレイの開発が盛んである。
めの薄膜トランジスタアレイの開発が盛んである。
従来の液晶表示用薄膜トランジスタアレイの製造方法の
１例として特願昭５８−１２６７２５に示されたものが
知られている。第２図（ａ）〜（ｈｌに、前記従来の薄
膜トランジスタアレイの製造方法を説明するために、薄
膜トランジスタの製造方法を工程順に表わした断面図を
示す。
１例として特願昭５８−１２６７２５に示されたものが
知られている。第２図（ａ）〜（ｈｌに、前記従来の薄
膜トランジスタアレイの製造方法を説明するために、薄
膜トランジスタの製造方法を工程順に表わした断面図を
示す。
この製造方法は絶縁基板１上にゲート電極３を形成し〔
第２図（ａｔ ） 、所定のパターンにエツチングする
〔第２図（ｂ）〕。その後その上にゲート絶縁膜４及び
半導体１１１１５を形成し〔第２図（Ｃ）〕、半導体膜
を所定パターンにエツチングする〔第２図（ｄ）〕。
第２図（ａｔ ） 、所定のパターンにエツチングする
〔第２図（ｂ）〕。その後その上にゲート絶縁膜４及び
半導体１１１１５を形成し〔第２図（Ｃ）〕、半導体膜
を所定パターンにエツチングする〔第２図（ｄ）〕。
その後、全土面にドレイン及びソース電極となる金属薄
膜６を形成し〔第２図（ｅ）〕、チチヤネルとなる半導
体層５を覆う部分に金属薄膜６を残して不要部分をエツ
チングによシ除去する〔第２図（ｆ）〕。
膜６を形成し〔第２図（ｅ）〕、チチヤネルとなる半導
体層５を覆う部分に金属薄膜６を残して不要部分をエツ
チングによシ除去する〔第２図（ｆ）〕。
その後全全土に透明電極７を形成する〔ｔ４２図（ｇ）
〕。
〕。
そして最後に、エツチングにより透明電極７を所望パタ
ーンにパターニングすると同時にチャンネルとしての半
導体層５上の金層薄１１１１６を除去し、ドレイン電極
８とソース電極９とを形成する〔第２図（ｈ）〕ことか
ら構成される。なお液晶ディスプレイパネルは、透過型
２反射型両方で使用できるのが好ましくまた安価である
必要から絶縁基板１として通常ガラス基板が使用される
。また半導体層５としては、トランジスタ特性の点から
アモルファスシリコンやポリシリコンが適している。
ーンにパターニングすると同時にチャンネルとしての半
導体層５上の金層薄１１１１６を除去し、ドレイン電極
８とソース電極９とを形成する〔第２図（ｈ）〕ことか
ら構成される。なお液晶ディスプレイパネルは、透過型
２反射型両方で使用できるのが好ましくまた安価である
必要から絶縁基板１として通常ガラス基板が使用される
。また半導体層５としては、トランジスタ特性の点から
アモルファスシリコンやポリシリコンが適している。
従来の製造方法において、半導体ｒ＠５のエツチングを
ウェットエツチングで行なう際に半導体層５がアモルフ
ァスシリコンやポリシリコンの場合には、フッ素と硝酸
の混合液を用いるためガラス基板ｌもエツチングされて
しまう。このため、この製造方法を用いた薄膜トランジ
スタアレイを液晶ディスプレイに用いるとガラス基板が
エツチングされてくもシが生じ表示品質が著しく低下す
るという問題が生ずる。また、半導体層をウェットエツ
チングするときガラス基板１の裏面をレジスト等でカバ
ーする方法は、レジストがはがれ易くやはりガラス基板
１がエツチングされる確率が高いこと、裏面にレジスト
を塗布するとき表面が汚れ易い等の問題点がある。なお
アモルファスシリコンやポリシリコンのエツチングにア
ルカリ系の溶剤を用いるのは均一性が非常に悪く好まし
くない。一方、半導体層５のエツチングをドライエツチ
ングで行なえば、裏面がエツチングされることはないが
、ドライエツチングはウェットエツチングに比べてスル
ープットが悪いという重大な欠点がある。
ウェットエツチングで行なう際に半導体層５がアモルフ
ァスシリコンやポリシリコンの場合には、フッ素と硝酸
の混合液を用いるためガラス基板ｌもエツチングされて
しまう。このため、この製造方法を用いた薄膜トランジ
スタアレイを液晶ディスプレイに用いるとガラス基板が
エツチングされてくもシが生じ表示品質が著しく低下す
るという問題が生ずる。また、半導体層をウェットエツ
チングするときガラス基板１の裏面をレジスト等でカバ
ーする方法は、レジストがはがれ易くやはりガラス基板
１がエツチングされる確率が高いこと、裏面にレジスト
を塗布するとき表面が汚れ易い等の問題点がある。なお
アモルファスシリコンやポリシリコンのエツチングにア
ルカリ系の溶剤を用いるのは均一性が非常に悪く好まし
くない。一方、半導体層５のエツチングをドライエツチ
ングで行なえば、裏面がエツチングされることはないが
、ドライエツチングはウェットエツチングに比べてスル
ープットが悪いという重大な欠点がある。
（発明の目的）
本発明は、このような従来の欠点を除去し、スループッ
トが良くしかも表示品質の良い薄膜トランジスタアレイ
の製造方法を提供するととＫある。
トが良くしかも表示品質の良い薄膜トランジスタアレイ
の製造方法を提供するととＫある。
（発明の構成）
本発明は、薄膜トランジスタアレイの製造方法において
、ガラス基板の裏面を半導体層、絶縁体層、配線電極に
用いるエツチング液ではエツチングされＫくい金属膜で
おおい、該ガラス基板表面上に薄膜トランジスタを形成
した後、前記ガラス基板裏面の金属膜を除去することを
特徴とする薄膜トランジスタアレイの製造方法である。
、ガラス基板の裏面を半導体層、絶縁体層、配線電極に
用いるエツチング液ではエツチングされＫくい金属膜で
おおい、該ガラス基板表面上に薄膜トランジスタを形成
した後、前記ガラス基板裏面の金属膜を除去することを
特徴とする薄膜トランジスタアレイの製造方法である。
（構成の詳細な説明）
本発明は、上述の構成をとることＫよシ従来技術の問題
点を解決した。本発明を薄膜トランジスタの製造工程Ｊ
［Ｋ示した断面図第１図（ａ）〜（１）Ｋより説明する
。本発明の製造方法は、少なくとも裏面に半導体層、絶
縁体層、配線電極のエツチング液ではエツチングされＫ
くい金属膜をあらかじめ形成した絶縁基板１上にゲート
電極３を形成しく第１図（ａ） ） 、所定のパターン
にエツチングする〔第１図（ｂ）〕。その後その上にゲ
ート絶縁膜４及び半導体膜５を形成し〔第１図（ｃ）
） 、半導体膜５ヲ所定パターンにエツチングする〔第
１図（ｄ）〕。
点を解決した。本発明を薄膜トランジスタの製造工程Ｊ
［Ｋ示した断面図第１図（ａ）〜（１）Ｋより説明する
。本発明の製造方法は、少なくとも裏面に半導体層、絶
縁体層、配線電極のエツチング液ではエツチングされＫ
くい金属膜をあらかじめ形成した絶縁基板１上にゲート
電極３を形成しく第１図（ａ） ） 、所定のパターン
にエツチングする〔第１図（ｂ）〕。その後その上にゲ
ート絶縁膜４及び半導体膜５を形成し〔第１図（ｃ）
） 、半導体膜５ヲ所定パターンにエツチングする〔第
１図（ｄ）〕。
その後、全土面にドレイン及びソース電極となる金属薄
膜６を形成し〔第１図（ｅ）〕、チチヤネルとなる半導
体層５を覆うようにドレインおよびソース電極となる金
属薄膜６を残して、不要部分をエツチングにより除去す
る〔第１図（ｆ）〕。その後全全土に透明電極７を形成
〔第１図（ｇ）〕、エエラチンによシ透明電極７を所望
パターンにパターニングすると同時にチャンネルとして
の半導体層５上の金属薄膜６を除去し、ドレイン電極８
とソース電極９とを形成する〔第１図（ｈ）〕。そして
最後に絶縁基板１の裏面の金属膜を除去する〔第１図（
ｉ）〕仁とから構成される。したがって、ゲート電極３
をパターニングする工程〔第１図（ｂ） ） 、半導体
層５をパターニングする工程〔第１図（ｄ）〕、チチヤ
ネルとなる半導体層５を覆う部分に金属薄膜６を残して
不要部分をエツチングによシ除去する工程〔第１図（ｆ
）〕およびエエラチンにより透明電極７をパターニング
すると同時に金属薄膜６をパターニングする工程〔第１
図（ｈ）〕でウェットエツチングを用いても金属［２が
絶縁基板１の裏面を覆っているため絶縁基板はエツチン
グされることはない。
膜６を形成し〔第１図（ｅ）〕、チチヤネルとなる半導
体層５を覆うようにドレインおよびソース電極となる金
属薄膜６を残して、不要部分をエツチングにより除去す
る〔第１図（ｆ）〕。その後全全土に透明電極７を形成
〔第１図（ｇ）〕、エエラチンによシ透明電極７を所望
パターンにパターニングすると同時にチャンネルとして
の半導体層５上の金属薄膜６を除去し、ドレイン電極８
とソース電極９とを形成する〔第１図（ｈ）〕。そして
最後に絶縁基板１の裏面の金属膜を除去する〔第１図（
ｉ）〕仁とから構成される。したがって、ゲート電極３
をパターニングする工程〔第１図（ｂ） ） 、半導体
層５をパターニングする工程〔第１図（ｄ）〕、チチヤ
ネルとなる半導体層５を覆う部分に金属薄膜６を残して
不要部分をエツチングによシ除去する工程〔第１図（ｆ
）〕およびエエラチンにより透明電極７をパターニング
すると同時に金属薄膜６をパターニングする工程〔第１
図（ｈ）〕でウェットエツチングを用いても金属［２が
絶縁基板１の裏面を覆っているため絶縁基板はエツチン
グされることはない。
（実施例）
以下、本発明の実施例について第１図（ａ）〜（ｆ）を
参照して詳細に説明する。裏面に金を１００ＯＡ蒸着し
たガラス基板ｌにゲート電極用メタル３としてチタンを
１００ＯＡ蒸着し〔第１図（ａ）〕、フォトレジスト法
により所定のパターンにエツチングした〔第１図（ｂ）
〕。チタンのエツチング液には、フッ酸・硝酸・水＝１
：１：１００の混合液を用いた。
参照して詳細に説明する。裏面に金を１００ＯＡ蒸着し
たガラス基板ｌにゲート電極用メタル３としてチタンを
１００ＯＡ蒸着し〔第１図（ａ）〕、フォトレジスト法
により所定のパターンにエツチングした〔第１図（ｂ）
〕。チタンのエツチング液には、フッ酸・硝酸・水＝１
：１：１００の混合液を用いた。
このエツチング液ではガラス基板はほとんどエツチング
されない。その後その上にゲート絶縁膜４として窒化シ
リコン膜を２５０ＯＡ、半導体層５としてアモルファス
シリコン膜を３ｏｏｏＸプラズマＣＶＤ法によシ連続形
成し〔第１図（Ｃ）〕、フォトレジスト法により所定の
パターンにアモルファスシリコンをエツチングした〔第
２図（ｄ）〕ウアモルファスシリコンのエツチングｉＫ
は、７ツ酸・硝酸・氷酢酸＝１：５：１５ の混合液を
用いた。この混合液で従来の製造方法ではガラス基板が
エツチングされ裏面にくもシが生じたが、本実施例のよ
５にアモルファスシリコンのエツチング液ではエツチン
グされない金属薄膜を裏面に形成したガラス基板は全く
エツチングされず、し六がってくもシは生じなかりたＪ
なお、表面は窒化シリコン膜がついていてアモルファス
シリコンより４充分にエツチング速度が遅いのでくもシ
ははとんど生じなかった。その後全上面にドレイン及び
ソース電極となる金属薄膜６としてチタンを２００ＯＡ
形成し〔第１図（ｅ）〕、チャンネルとなる半導体＃５
を覆う部分に金属薄膜６を残して不要部分をエツチング
により除去した〔第１図（ｆ）〕。エツチング液はゲー
ト電極と同じものを用いた。その後全上面に透明電極７
としてＩＴＯをアルゴンスパッタ法で１５０ＯＡ形成し
〔第１図（ｇ）〕、フォトレジスト法によシ透明電極７
を所望パターンにパターニングすると同時にチャンネル
としての半導体層５上の金属薄膜６を除去しドレイン電
極８とソース電極９とを形成した〔第１図（ｈ）〕。Ｉ
ＴＯのエツチングには塩酸：水＝１：１の混合液を用い
た。
されない。その後その上にゲート絶縁膜４として窒化シ
リコン膜を２５０ＯＡ、半導体層５としてアモルファス
シリコン膜を３ｏｏｏＸプラズマＣＶＤ法によシ連続形
成し〔第１図（Ｃ）〕、フォトレジスト法により所定の
パターンにアモルファスシリコンをエツチングした〔第
２図（ｄ）〕ウアモルファスシリコンのエツチングｉＫ
は、７ツ酸・硝酸・氷酢酸＝１：５：１５ の混合液を
用いた。この混合液で従来の製造方法ではガラス基板が
エツチングされ裏面にくもシが生じたが、本実施例のよ
５にアモルファスシリコンのエツチング液ではエツチン
グされない金属薄膜を裏面に形成したガラス基板は全く
エツチングされず、し六がってくもシは生じなかりたＪ
なお、表面は窒化シリコン膜がついていてアモルファス
シリコンより４充分にエツチング速度が遅いのでくもシ
ははとんど生じなかった。その後全上面にドレイン及び
ソース電極となる金属薄膜６としてチタンを２００ＯＡ
形成し〔第１図（ｅ）〕、チャンネルとなる半導体＃５
を覆う部分に金属薄膜６を残して不要部分をエツチング
により除去した〔第１図（ｆ）〕。エツチング液はゲー
ト電極と同じものを用いた。その後全上面に透明電極７
としてＩＴＯをアルゴンスパッタ法で１５０ＯＡ形成し
〔第１図（ｇ）〕、フォトレジスト法によシ透明電極７
を所望パターンにパターニングすると同時にチャンネル
としての半導体層５上の金属薄膜６を除去しドレイン電
極８とソース電極９とを形成した〔第１図（ｈ）〕。Ｉ
ＴＯのエツチングには塩酸：水＝１：１の混合液を用い
た。
ＩＴＯのエツチング液ではガラス基板はエツチングされ
なかった。ｊｌ−後にガラス基板１の裏面の金庫ｌ１１
２を４０２のヨウ化カリウムと１０Ｆのヨウ素とを４０
０ ｅｅ の水に溶かしたエツチング液を用いて除去し
た〔第１図（１）〕。この金のエツチング液ではチタン
、アモルファスシリコン、窒化シリコン、ＩＴＯおよび
ガラス基板はまったくエツチングされなかった。
なかった。ｊｌ−後にガラス基板１の裏面の金庫ｌ１１
２を４０２のヨウ化カリウムと１０Ｆのヨウ素とを４０
０ ｅｅ の水に溶かしたエツチング液を用いて除去し
た〔第１図（１）〕。この金のエツチング液ではチタン
、アモルファスシリコン、窒化シリコン、ＩＴＯおよび
ガラス基板はまったくエツチングされなかった。
（発明の効果）
本発明による薄膜トランジスタの製造方法を用いれば、
スループットの良いウェットエツチング法を用いてもガ
ラス基板がエツチングされてくもりが生ずることはない
。これは裏面を半導体層。
スループットの良いウェットエツチング法を用いてもガ
ラス基板がエツチングされてくもりが生ずることはない
。これは裏面を半導体層。
絶縁体層、配線電極に用いるエツチング液ではエツチン
グされにくい金属膜で覆ったためである。
グされにくい金属膜で覆ったためである。
以上詳細に述べ九通シ、本発明によれば、スループット
が高くしかも液晶ディスプレイの表示品質が良い薄膜ト
ランジスタアレイの製造方法を提供できる。
が高くしかも液晶ディスプレイの表示品質が良い薄膜ト
ランジスタアレイの製造方法を提供できる。
第１図（ａｌ〜（１）は本発明の薄膜トランジスタアレ
イの製造工程を示す断面図、第２図（ａ）〜（ｈｌは従
来の薄膜トランジスタアレイの製造工程を示す断面図で
ある。 図において、１・・・絶縁基板、２・・・金属膜、３・
・・ゲート電極、４・・・ゲート絶縁膜、５・・・半導
体膜、６・・・ドレイン及びソース電極となる金属薄膜
、７−透明電極、８・・・ドレイン電極、９・・・ソー
ス電極 ゛をそれぞれ示す。
イの製造工程を示す断面図、第２図（ａ）〜（ｈｌは従
来の薄膜トランジスタアレイの製造工程を示す断面図で
ある。 図において、１・・・絶縁基板、２・・・金属膜、３・
・・ゲート電極、４・・・ゲート絶縁膜、５・・・半導
体膜、６・・・ドレイン及びソース電極となる金属薄膜
、７−透明電極、８・・・ドレイン電極、９・・・ソー
ス電極 ゛をそれぞれ示す。
Claims (3)
- （１）薄膜トランジスタアレイの製造方法において、ガ
ラス基板の裏面を半導体層、絶縁体層、配線電極に用い
るエッチング液ではエッチングされにくい金属膜でおお
い、該ガラス基板表面上に薄膜トランジスタを形成した
後、前記ガラス基板裏面の金属膜を除去することを特徴
とする薄膜トランジスタアレイの製造方法。 - （２）薄膜トランジスタの半導体層がアモルファスシリ
コンないしは多結晶シリコンよりなることを特徴とする
特許請求範囲第１項記載の薄膜トランジスタアレイの製
造方法。 - （３）金属膜が金の単層膜ないしは金を最上層とした多
層膜よりなることを特徴とする特許請求範囲第１項記載
の薄膜トランジスタアレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP275785A JPS61161765A (ja) | 1985-01-11 | 1985-01-11 | 薄膜トランジスタアレイの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP275785A JPS61161765A (ja) | 1985-01-11 | 1985-01-11 | 薄膜トランジスタアレイの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61161765A true JPS61161765A (ja) | 1986-07-22 |
Family
ID=11538209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP275785A Pending JPS61161765A (ja) | 1985-01-11 | 1985-01-11 | 薄膜トランジスタアレイの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61161765A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04273166A (ja) * | 1991-02-27 | 1992-09-29 | Nec Corp | 薄膜トランジスタアレイ基板の製造方法 |
-
1985
- 1985-01-11 JP JP275785A patent/JPS61161765A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04273166A (ja) * | 1991-02-27 | 1992-09-29 | Nec Corp | 薄膜トランジスタアレイ基板の製造方法 |
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