JPS61161749A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61161749A JPS61161749A JP282985A JP282985A JPS61161749A JP S61161749 A JPS61161749 A JP S61161749A JP 282985 A JP282985 A JP 282985A JP 282985 A JP282985 A JP 282985A JP S61161749 A JPS61161749 A JP S61161749A
- Authority
- JP
- Japan
- Prior art keywords
- trimming
- region
- wafer
- chip
- chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置に関するものであり、トリミング
による歩止まりの高い半導体装置を提供するものである
。
による歩止まりの高い半導体装置を提供するものである
。
（従来の技術）
半導体集積回路（以下、ＩＣという）の一種に、第５図
に示すようなオンチップ恒？！ｉｉ器付き基準電圧回路
がある。このＩＣは、基準電圧回路の温度を一定に維持
し、基準電圧回路をその温度係数が最も小さくなる範囲
で使用することを目的とじたものであり、その温度は、
基準電圧回路の温度特性に応じて例えば温度係数の極大
点または極小点に選ばれている。第５図において、Ｓ■
は基準電圧回路、ＣＴは恒ｍ器であり、これらの回路は
同一チップ上に形成されている。恒温器ＣＴにおいて、
Ｈは発熱抵抗などよりなる発熱部、Ｑｌ、Ｑ２はトラン
ジスタ、Ｒａ、Ｒｓは抵抗、ＣＩ、Ｃ２は定電流源であ
る。トランジスタＱ１は発熱部Ｈを駆動するためのトラ
ンジスタであり、トランジスタＱ２は基準電圧回路Ｓｖ
のｉｉ！度を検出するためのトランジスタである。抵抗
Ｒａ、Ｒｓは発熱温度の設定部を構成するもので、抵抗
Ｒ３の値を変化させることによりトランジスタＱ２のベ
ース電位を変え、トランジスタタ２が導通となる温度を
変えて、恒温器ＣＴの発熱温度を設定することができる
。ここで、この設定温度は基準電圧回路Ｓｖの設計値を
基にして設定されるものであり、例えば９０℃程度に選
ばれている。そこで、恒温器ＣＴは設定温度を一定（９
０℃）として設計され、基準電圧回路Ｓｖと同じプロセ
スにより同時に形成されることになる。
に示すようなオンチップ恒？！ｉｉ器付き基準電圧回路
がある。このＩＣは、基準電圧回路の温度を一定に維持
し、基準電圧回路をその温度係数が最も小さくなる範囲
で使用することを目的とじたものであり、その温度は、
基準電圧回路の温度特性に応じて例えば温度係数の極大
点または極小点に選ばれている。第５図において、Ｓ■
は基準電圧回路、ＣＴは恒ｍ器であり、これらの回路は
同一チップ上に形成されている。恒温器ＣＴにおいて、
Ｈは発熱抵抗などよりなる発熱部、Ｑｌ、Ｑ２はトラン
ジスタ、Ｒａ、Ｒｓは抵抗、ＣＩ、Ｃ２は定電流源であ
る。トランジスタＱ１は発熱部Ｈを駆動するためのトラ
ンジスタであり、トランジスタＱ２は基準電圧回路Ｓｖ
のｉｉ！度を検出するためのトランジスタである。抵抗
Ｒａ、Ｒｓは発熱温度の設定部を構成するもので、抵抗
Ｒ３の値を変化させることによりトランジスタＱ２のベ
ース電位を変え、トランジスタタ２が導通となる温度を
変えて、恒温器ＣＴの発熱温度を設定することができる
。ここで、この設定温度は基準電圧回路Ｓｖの設計値を
基にして設定されるものであり、例えば９０℃程度に選
ばれている。そこで、恒温器ＣＴは設定温度を一定（９
０℃）として設計され、基準電圧回路Ｓｖと同じプロセ
スにより同時に形成されることになる。
ところで、このようにして形成されるウェハ状態での各
チップの抵抗Ｒａ、Ｒｓの抵抗値に着目すると必ずしも
均一ではなく、ＩＣとしての特性もばらついていること
が多い。
チップの抵抗Ｒａ、Ｒｓの抵抗値に着目すると必ずしも
均一ではなく、ＩＣとしての特性もばらついていること
が多い。
そこで、ウェハ状態でこれら抵抗Ｒａ、Ｒｓに対してト
リミングを行い、抵抗値を調整してｆｃとしての特性を
揃えることが行われている。
リミングを行い、抵抗値を調整してｆｃとしての特性を
揃えることが行われている。
（発明が解決しようとする問題点）
しかし、このようにしてウェハ状態でトリミングを行っ
た場合にら、その債のチップの切り出しやパッケージな
どの後工程において特性が変化して許容範囲を超えてし
まうことがある。このような後工程における特性変化を
考慮してウェハ状態でのトリミング値を補正することも
行われてはいるが、補正の過大、過小が発生することは
避けられず、ＩＣの製造歩止まりを低下させる一因にな
っている。
た場合にら、その債のチップの切り出しやパッケージな
どの後工程において特性が変化して許容範囲を超えてし
まうことがある。このような後工程における特性変化を
考慮してウェハ状態でのトリミング値を補正することも
行われてはいるが、補正の過大、過小が発生することは
避けられず、ＩＣの製造歩止まりを低下させる一因にな
っている。
本発明は、このような点に着目したものであって、その
目的は、半導体ウェハに形成されている半導体装置チッ
プおよびパフケージされた半導体チップに対するトリミ
ングを精度良く行うことができ、高い歩止まりが得られ
る半導体装置を提供することにある。
目的は、半導体ウェハに形成されている半導体装置チッ
プおよびパフケージされた半導体チップに対するトリミ
ングを精度良く行うことができ、高い歩止まりが得られ
る半導体装置を提供することにある。
（問題点を解決するための手段）
このような目的を達成する本発明は、チップの一部に、
ウェハの状態で第１のトリミングを行うための第１のト
リミング領域と、チップをウェハから切り出してパッケ
ージした状態で第２のトリミングを行うための第２のト
リミング領域とが設けられたことを特徴とする。
ウェハの状態で第１のトリミングを行うための第１のト
リミング領域と、チップをウェハから切り出してパッケ
ージした状態で第２のトリミングを行うための第２のト
リミング領域とが設けられたことを特徴とする。
（実施例）
以下、図面を用いて詳細に説明する。
第１図は、本発明の一実施例の要部を示す構成説明図で
あり、チップの抵抗パターン例を示している。第１図に
おいて、抵抗パターンとしては、固定パターン領域ＲＦ
と、ウェハの状態で第１のトリミングが行われる第１の
トリミング領域ＲＴ１と、チップをウェハから切り出し
てパッケージした状態で外部から第２のトリミングが行
われる第２のトリミング領１ａＲＴ２＋〜ＲＴ２３とが
直列に接続されるようにして形成されている。そして、
第２のトリミング領域ＲＴ２１〜ＲＴ２３の各両端には
パッケージした状態で外部端子に接続するためのバッド
Ｐ＋〜Ｐ４が接続されるとともにこれら各バッドＰ＋−
Ｐａ間にはチップ（ｚａｐ）用のツェナーダイオードＺ
Ｄ＋〜ＺＤ３が対応する第２のトリミングｔＩ４域ＲＴ
２ ＋ −ＲＴ２３と並列に接続されている。
あり、チップの抵抗パターン例を示している。第１図に
おいて、抵抗パターンとしては、固定パターン領域ＲＦ
と、ウェハの状態で第１のトリミングが行われる第１の
トリミング領域ＲＴ１と、チップをウェハから切り出し
てパッケージした状態で外部から第２のトリミングが行
われる第２のトリミング領１ａＲＴ２＋〜ＲＴ２３とが
直列に接続されるようにして形成されている。そして、
第２のトリミング領域ＲＴ２１〜ＲＴ２３の各両端には
パッケージした状態で外部端子に接続するためのバッド
Ｐ＋〜Ｐ４が接続されるとともにこれら各バッドＰ＋−
Ｐａ間にはチップ（ｚａｐ）用のツェナーダイオードＺ
Ｄ＋〜ＺＤ３が対応する第２のトリミングｔＩ４域ＲＴ
２ ＋ −ＲＴ２３と並列に接続されている。
このような構成において、トリミングは次のようにして
行われる。
行われる。
まず、ウェハの状態において、固定パターン領１ａＲＦ
と第１のトリミング領１１Ａ ＲＴ ＋と第２のトリミ
ング領域ＲＴ２１〜ＲＴ２３とが直列接続された抵抗回
路の抵抗値を測定する。そして、この直列抵抗回路の抵
抗値が許容範囲内の鎧になるように第１のトリミングｆ
ＪＩ４ＲＴ＋に対してトリミングを行う。なお、第１の
トリミングＩＩ域ＲＴ＋に対するトリミングは、本実施
例ではサンドブラストやレーザビームによる切り込みな
どで行うようにする。このようにして直列抵抗回路の抵
抗値を許容範囲内の値に調整した後、チップをウェハか
ら切り出して第２図に示すようにパッケージする６次に
、このようにパッケージした状態でＩＣとしての特性を
測定して許容範囲に対する誤差を求め、この誤差を補正
するのに必要な直列抵抗回路のトリミング値を決定する
。そして、第２のトリミング領域ＲＴ２＋〜ＲＴ２）か
らトリミング値に対応した１ｉＩあるいは複数個のトリ
ミング領域を選択し、選択されたトリミング領域の両端
間に外部端子から数１０Ｖの逆方向電圧を加えてツェナ
ーダイオードＺＤ＋−ｚｏコを選択的に短絡させる。こ
れにより、短絡されたツェナーダイオードＺＤ＋〜ＺＤ
３に対応した第２のトリミング領域ＲＴ２１〜ＲＴ２３
の抵抗値だけ直列抵抗回路の抵抗値は小さくなり、直列
抵抗回路は所望の抵抗値に調整され、ＩＣの特性も許容
範囲内に調整されることになる。なお、これらパッケー
ジされたＩＣの特性−走用端子やチップ用端子を入出力
用端子として共用することもできる。このような一連の
トリミング手順の流れをフローチャートに示すと１１１
３図のようになる。
と第１のトリミング領１１Ａ ＲＴ ＋と第２のトリミ
ング領域ＲＴ２１〜ＲＴ２３とが直列接続された抵抗回
路の抵抗値を測定する。そして、この直列抵抗回路の抵
抗値が許容範囲内の鎧になるように第１のトリミングｆ
ＪＩ４ＲＴ＋に対してトリミングを行う。なお、第１の
トリミングＩＩ域ＲＴ＋に対するトリミングは、本実施
例ではサンドブラストやレーザビームによる切り込みな
どで行うようにする。このようにして直列抵抗回路の抵
抗値を許容範囲内の値に調整した後、チップをウェハか
ら切り出して第２図に示すようにパッケージする６次に
、このようにパッケージした状態でＩＣとしての特性を
測定して許容範囲に対する誤差を求め、この誤差を補正
するのに必要な直列抵抗回路のトリミング値を決定する
。そして、第２のトリミング領域ＲＴ２＋〜ＲＴ２）か
らトリミング値に対応した１ｉＩあるいは複数個のトリ
ミング領域を選択し、選択されたトリミング領域の両端
間に外部端子から数１０Ｖの逆方向電圧を加えてツェナ
ーダイオードＺＤ＋−ｚｏコを選択的に短絡させる。こ
れにより、短絡されたツェナーダイオードＺＤ＋〜ＺＤ
３に対応した第２のトリミング領域ＲＴ２１〜ＲＴ２３
の抵抗値だけ直列抵抗回路の抵抗値は小さくなり、直列
抵抗回路は所望の抵抗値に調整され、ＩＣの特性も許容
範囲内に調整されることになる。なお、これらパッケー
ジされたＩＣの特性−走用端子やチップ用端子を入出力
用端子として共用することもできる。このような一連の
トリミング手順の流れをフローチャートに示すと１１１
３図のようになる。
第４図は、第５図における抵抗Ｒｓの抵抗値を調整する
ための第１図における第２のトリミング領域に対応した
部分の具体例を示す回路図であり、第５図と同一部分に
は同一符号を付けている。第４図において、ＺＤ４は定
電圧を発生するツェナーダイオード、Ｒ１−Ｒ９は抵抗
Ｒ３を構成する抵抗回路、７ｒ、〜Ｔｒ３はトランジス
タのＰＮ接合を利用するとともに抵抗Ｒ１〜Ｒ３にそれ
ぞれ並列に接続さｈたツェナーダイオード、Ｔ＋〜Ｔ４
はこれらツェナーダイオード７ｒ＋〜Ｔｒ３の両端を外
部に接続するための端子である。
ための第１図における第２のトリミング領域に対応した
部分の具体例を示す回路図であり、第５図と同一部分に
は同一符号を付けている。第４図において、ＺＤ４は定
電圧を発生するツェナーダイオード、Ｒ１−Ｒ９は抵抗
Ｒ３を構成する抵抗回路、７ｒ、〜Ｔｒ３はトランジス
タのＰＮ接合を利用するとともに抵抗Ｒ１〜Ｒ３にそれ
ぞれ並列に接続さｈたツェナーダイオード、Ｔ＋〜Ｔ４
はこれらツェナーダイオード７ｒ＋〜Ｔｒ３の両端を外
部に接続するための端子である。
このような構成において、端子下、〜Ｔ４を介して外部
信号を加えてツェナーダイオードＴ「＋〜Ｔｒコを選択
的に短絡させることにより、抵抗回路全体の抵抗値また
は分圧比を調整することができる。すなわち、基準電圧
回路Ｓ■の設計値に基づく設定温度の標準的な値を９０
℃とすると、抵抗ＲａおよびＲ＋”Ｒｓの抵抗値は、図
示しない第１のトリミング領域に対するトリミングを行
った侵チップをウェハから切り出す状態において、ツェ
ナーダイオードＴｒ＋〜Ｔｒコを全て短絡しない場合の
設定温度が９０℃になるように設定されている。ここで
、ツェナーダイオード７ｒ＋〜Ｔｒ、により短絡される
抵抗Ｒ＋〜Ｒコの値を適当に決めておくと、ツェナーダ
イオードＴｒ＋〜Ｔｒ３を選択的に短絡させることによ
って前述の設定温度を９０℃から任意の幅で上下に変化
させることができる。例えば、抵ＲＲ＋のみを短絡した
場合には設定温度は最大限上昇し、抵抗Ｒ７およびＲ１
を短絡した場合には設定温度は最大限下降する。また、
これらの組み合わせにより、設定温度が上下する幅を調
節することができる。
信号を加えてツェナーダイオードＴ「＋〜Ｔｒコを選択
的に短絡させることにより、抵抗回路全体の抵抗値また
は分圧比を調整することができる。すなわち、基準電圧
回路Ｓ■の設計値に基づく設定温度の標準的な値を９０
℃とすると、抵抗ＲａおよびＲ＋”Ｒｓの抵抗値は、図
示しない第１のトリミング領域に対するトリミングを行
った侵チップをウェハから切り出す状態において、ツェ
ナーダイオードＴｒ＋〜Ｔｒコを全て短絡しない場合の
設定温度が９０℃になるように設定されている。ここで
、ツェナーダイオード７ｒ＋〜Ｔｒ、により短絡される
抵抗Ｒ＋〜Ｒコの値を適当に決めておくと、ツェナーダ
イオードＴｒ＋〜Ｔｒ３を選択的に短絡させることによ
って前述の設定温度を９０℃から任意の幅で上下に変化
させることができる。例えば、抵ＲＲ＋のみを短絡した
場合には設定温度は最大限上昇し、抵抗Ｒ７およびＲ１
を短絡した場合には設定温度は最大限下降する。また、
これらの組み合わせにより、設定温度が上下する幅を調
節することができる。
このように、チップに、ウェハ状態で第１のトリミング
を行うための第１トリミング領域と、チップをウェハか
ら切り出してパッケージした状態で第２のトリミングを
行うための第２のトリミング領域を設けることにより、
チップをウェハから切り出した後の工程に起因する特性
の変化を精度良く補正することができ、ＩＣの製造歩止
まりを高めることができる。
を行うための第１トリミング領域と、チップをウェハか
ら切り出してパッケージした状態で第２のトリミングを
行うための第２のトリミング領域を設けることにより、
チップをウェハから切り出した後の工程に起因する特性
の変化を精度良く補正することができ、ＩＣの製造歩止
まりを高めることができる。
なお、上記実施例では、第１のトリミング領域に対して
サンドブラストやレーザビームによるトリミングを行う
例を示したが、第２のトリミングｆｆ［と同様なザラブ
トリミングを行うようにしてもよい。
サンドブラストやレーザビームによるトリミングを行う
例を示したが、第２のトリミングｆｆ［と同様なザラブ
トリミングを行うようにしてもよい。
また、第２のトリミング領域は少なくとも１ａＱ所設け
ればよい。
ればよい。
また、ザラブトリミングの代わりにヒユーズの溶断によ
るヒユーズトリミングを用いてもよいし、これらを併用
してもよい。
るヒユーズトリミングを用いてもよいし、これらを併用
してもよい。
また、上記実施例では、オンチップ恒温器付き基準電圧
回路の例について説明したが、温度センサ］Ｃなど各種
のＩＣの製造に有効である。
回路の例について説明したが、温度センサ］Ｃなど各種
のＩＣの製造に有効である。
また、パッケージの形状はディップ形に限るものではな
く、ＴＯ−５のようなものであってもよい。
く、ＴＯ−５のようなものであってもよい。
（発明の効果）
以上説明したように、本発明によれば、半導体ウェハに
形成されている半導体装置チップおよびパッケージされ
ている半導体装置チップのトリミングを精度良く行うこ
とが・でき、高い歩止まりが実現できる。
形成されている半導体装置チップおよびパッケージされ
ている半導体装置チップのトリミングを精度良く行うこ
とが・でき、高い歩止まりが実現できる。
第１図は本発明の一実施例の要部を示す構成説明図、第
２図はパッケージの具体例図、第３図は本発明の半導体
装置のトリミングの手順の一例を示すフローチャート、
第４図は第５図の回路における第２トリミングの具体例
を示す回路側図、第′５図は半導体集積回路の具体例を
示す回路図である。 ＲＦ・・・固定パターン領域、ＲＴＩ・・・第１トリミ
ング領域、ＲＴ２〜ＲＴ２３・・・第２トリミング領域
、Ｐ１〜Ｐコ・・・パッド、ＺＤ＋〜ＺＤ３・・・ツェ
ナーダイオード。 第 １ 図 第２図 第４ 図 第ｊ図
２図はパッケージの具体例図、第３図は本発明の半導体
装置のトリミングの手順の一例を示すフローチャート、
第４図は第５図の回路における第２トリミングの具体例
を示す回路側図、第′５図は半導体集積回路の具体例を
示す回路図である。 ＲＦ・・・固定パターン領域、ＲＴＩ・・・第１トリミ
ング領域、ＲＴ２〜ＲＴ２３・・・第２トリミング領域
、Ｐ１〜Ｐコ・・・パッド、ＺＤ＋〜ＺＤ３・・・ツェ
ナーダイオード。 第 １ 図 第２図 第４ 図 第ｊ図
Claims (1)
- チップの一部に、ウェハの状態で第１のトリミングを行
うための第１のトリミング領域と、チップをウェハから
切り出してパッケージした状態で第２のトリミングを行
うための第２のトリミング領域とが設けられたことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP282985A JPS61161749A (ja) | 1985-01-11 | 1985-01-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP282985A JPS61161749A (ja) | 1985-01-11 | 1985-01-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61161749A true JPS61161749A (ja) | 1986-07-22 |
| JPH0314230B2 JPH0314230B2 (ja) | 1991-02-26 |
Family
ID=11540303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP282985A Granted JPS61161749A (ja) | 1985-01-11 | 1985-01-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61161749A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009283506A (ja) * | 2008-05-19 | 2009-12-03 | Mitsumi Electric Co Ltd | 半導体装置、半導体集積回路装置及び半導体装置の電気的特性の調整方法 |
| JP2015084175A (ja) * | 2013-10-25 | 2015-04-30 | セイコーインスツル株式会社 | 基準電圧発生装置 |
-
1985
- 1985-01-11 JP JP282985A patent/JPS61161749A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009283506A (ja) * | 2008-05-19 | 2009-12-03 | Mitsumi Electric Co Ltd | 半導体装置、半導体集積回路装置及び半導体装置の電気的特性の調整方法 |
| JP2015084175A (ja) * | 2013-10-25 | 2015-04-30 | セイコーインスツル株式会社 | 基準電圧発生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0314230B2 (ja) | 1991-02-26 |
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