JPS61161073A - 画像デ−タ記憶方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は２Ｗ１画像と階調画像とが混在する原画像の
画像データを記憶するに適した画像データ記憶方式に関
するものである。

［従来の技術］ 一般に、文字印刷では２値記録で１６ドツト／ｍ１１１
以上の解像度が要求されることが多く、他方多階調網点
印刷では７ドツト／　ｔｕｔｔｔ　Ｆｆ１度の解像度で
十分なことが多い。ところが、通常の画像には、２値記
録が適している文字部分と多階調記録が適した写真・絵
部分とが混在することが多く、これらの相反する画像を
各画像に適した記録方式を用い別々に記録することによ
り高品質の記録画像を１１にとができる。

ところで、画像編集システムにおいては、画像データを
記憶するためのメモリが各所で使用されている。例えば
、ディジタルカラー複写装置では、イメージ出力部にお
いて、イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）
、ブラック（ＢＫ）の各現像部分が並設されており、こ
れら各現像部分へのデータ供給タイミングが異なるため
、画像データを一旦メモリに記憶し、タイミングを合せ
た後データを送出する必要がある。また、読取側の処理
速度と出力側の処理速度とが異なるディジタル複写装置
においても、これら速度差を吸収するため読取った画像
データを一旦記憶するメモリが必要となる。

［発明が解決しようとする問題点］ しかし、上述した２埴画像と多階調画像とが混在する通
常の画像を同一のメモリに記憶する場合を考えると、１
６ビツト／ｌｒｎ以上の解像度で多階調を記録できる記
憶装置が必要となり、例えば６４階調を記録できるＡ４
サイズのページメモリを想定した場合、１２Ｍバイト（
２９７ｘ２１０ｘ１６２Ｘ６÷８）ものメモリ容量が必
要となる。

この発明はこのような実情に鑑みてなされたもので、よ
り少ないメモリ容量で２埴および多階調が混在する画像
を効率良く記憶できる画像データ記憶方式を提供しよう
とするものである。

し問題点を解決するための手段および作用］そこでこの
発明では、画像データを所定のメモリに記憶するに当た
り、原画像データを近接する複数個（ｎ＞の多値画素デ
ータから成る画像マトリックスにブロック分割し、該分
割したブロックごとに２値で記録するかあるいは多階調
で記録するかを判別し、該判別結果に基づき前記メモリ
に記憶する手法を変えるようにする。

まず、２値で記録すると判別されたブロックの画像デー
タは１ブロックの画像データを前記画像マトリックスよ
り荒い基本区画単位に分割し、前記多値画素明度データ
に基づき前記分割した基本区画単位に各対応する複数個
の２値データを導出し、該導出した複数個の２値データ
を１ブロックの画像データとしてメモリに記憶するよう
にする。

一方、多階調で記録すると判別されたブロックの画像デ
ータは前記画像マトリックスを構成する複数個の多値画
素明度データの平均値を求めることにより該１ブロック
の画像データを所定ビットの多値平均データに変換し、
該変換データをメモリに記憶するようにする。

［実施例］ 第２図に、この発明が適用されるディジタル複写装置の
全体構成例を示す。このディジタル複写装置は、原稿の
画像を読取り該読取ったイメージ情報を多値のビクセル
データにＡ−Ｄ変換して出力するイメージ入力装置１、
入力された多値ビクセルデータに階調修正などの画像処
理を加える画像処理装置２、画像処理が加えられたビク
セルデータを記憶する画像記録部３、画像記録部３から
出力される画像データに基づき記録動作を行なうし〜ザ
プリンタなどのイメージ出力装置４で構成される。この
場合、イメージ入力装置１は読取った画像データを６ビ
ツト（６４階調）にＡ−Ｄ変換し、該６ビツトのディジ
タルデータを画像処理装置２および画像記憶部３に入力
するとする。画像処理装置２では、上記画像処理の他に
、入力された多値ビクセルデータを２値で記録するか多
値で記録するかを判別する。この判別方法としては各種
の方法が考えられるが、例えばｎｘｎの画素マトリック
スのうちの最大値と最小値との差によって２値か多値か
を判別する方法（特開昭５８−４４８６１　）などを採
用すればよい。

第１図にこの発明の主要部である画像記憶部３の内部構
成例を示す。

第１図において、ラッチ回路１０には第３図（ａ）に示
す如く３×３の画素マトリックスに対応する各６ビツト
のビクセルデータが９個ラッチされる。ラッチ回路１０
から出力される全５４ビツトのビクセルデータＤＩ−５
４は平均化回路１１および加重平均部１２に入力される
。

平均化回路１１では、第３図（ｂ）に示すように３Ｘ３
の画素マトリックスを一つのブロックと考え、これら９
画素のビクセルデータを平均して６ビツトの平均値デー
タＰＣを出力する。

加重平均部１２は４つの演算部１２−１．１２−２．１
２−３および１２−４で構成されている。

これら演算部１２−１．１２−２．１２−３８よび１２
−４は、第３図（Ｃ）に示す態様で分割した画素単位Ｐ
Ｄ１’　、ＰＤ２’　、ＰＤ３’およびＰＤ４’に対応
する各６ビツトの明度データＰ　Ｄ　＋°、ＰＤ２°、
ｐｏ’、ｐｏ、’を導出する演算を行なう。

各演算部１２−１．１２−２．１２−３および１２−４
での演算を次式に示す。

ＰＤ　’＝　（Ｄ　　　／２）　＋　（ｏ７−１□／４
）＋（Ｄ　　　　／４） ＰＤ　’＝　（Ｄ　　　　／２＞＋　（Ｄ、１２／４）
＋（Ｄ　　　　／４） ＰＤ　’−（Ｄ３７−４２　／　２　）　＋　（Ｄ　　
　　／　４　）＋（Ｄ４３−４８／４） ＰＤ　Ｉ＝　（Ｄ　　　　／２＞＋　（Ｄ　　　　／４
）＋（Ｄ　　　　／４） すなわち、上記ＰＤ　’、ＰＤ　’、ＰＤ３′およびｚ ＰＤ４’はそれぞれ第３図（ａ）に示す画素マトリック
スの各画素が占有する面積割合に基づく加重平均値とし
て表わされる。

次に、コンパレータ１３では演算部１２−１．１２−２
．１２−３および１２−４の各演粋値ＰＤ　’、ＰＤ　
’、ＰＤ’、ＰＤ、’およびラッチ回路１０から入力さ
れたビクセルデータＤ２５−３０を所定のスライスレベ
ルＣとそれぞれ比較リ−ることにより第３図（Ｃ）に示
す各１ビツトの２値化データＰＤ　　　　を算出する。

すなわら、コンバレ一タ１３−１．１３−２．１３−３
．１３−４および１３−５の各出力ＰＤ　　、ＰＤ　　
、ＰＤ３、ＰＤ４、およびＰＤ５は記号［１を２１ａ化
処理記号とした場合それぞ机次式で表わされる。

すなわち、平均化回路１１からは６ビツトの平均化デー
タＰＣが出力され、コンパレータ１３からは５ビツトの
２値化データＰＤ　　　　が出力されてセレクタ１４に
入力される。

セレクタ１４は画像処理袋＠２から入力された２値か多
階調かの判定信号ＳＬに基づき前記データＰＣおよびＰ
Ｄ　　　　のうちのいずれか＋　−６１−５ 一方を選択してラッチ回路１５に出力する。判定信号Ｓ
Ｌにより２値が指定された場合セレクタ１４はコンパレ
ータ１３から出力されるデータＰＤ　　　　を選択し、
また多Ｗ３調が指定された場合は平均化回路１１から出
力されるデータＰＣＩ−６を選択する。

ラッチ回路１５は７ビツトで構成されており、第４図に
示す如＜ＭＳＢビットＰ７で前記判定信号ＳＬをラッチ
し、他のビットＰ　　　でセレクり１４から出力される
平均化データｐｃ１−ｓ、２値化データＰＤ、−５のい
ず机かをラッチする。

ラッチ回路１５でラッチされたデータＰ１−７は画像記
憶装置２０に入力される。画像記憶装置２０は例えばペ
ージメモリであり、ラッチ回路１５を介して入力された
データＰ　　　を順次格納し、この後該格納したデータ
をイメージ出力袋＠４へ適時出力する。

このように本実施例では、従来９画素分記憶するのに５
４　（６ｘ９＞ビット必要としていた画像記憶装置２０
の容量を７ビツトに削減することができ、これをページ
メモリとして考えた場合メモリ容量の大幅な削減＜７１
５４）を実現することができる。

なお上述した実施例においては、各６ビツトの読取画素
データで構成される３×３マトリツクスを画像データ記
憶のための１ブロックとするようにしたが、該１ブロッ
クに対応する画素マトリックスサイズ、各読取画素デー
タのビット数、多値平均データのビット数などは勿論任
意である。

次に、画像記憶装置２０に前記態様で格納されたデータ
を用いて２値・多値混在画像を出力するための構成例を
第５図に示す。

かかる第５図に示す構成において、画像記憶装置２０に
前記ラッチ回路１４からの画像データＰ１−７が格納さ
れる。第６図に画像記憶装置２０の記憶内容例を模式的
に示す。第６図に示すように、記憶された画像データは
二次元的に配列されており、Ｘ（Ｘ）を主走査方向、Ｙ
　（ｙ）を副走査方向とする。この場合、×１−６（×
１）およびＹ　　　　（ｙｌ）で指定される第１プロツ
りは６ビツトの多値画像であるとし、また×７−７２（
Ｘ２）および”ｖ’７１２（ｙ２＞で指定される第２ブ
ロックは各１ビツトの図示のようなマトリックスであら
れされる２ｆｉｆ１画像であるとし、以下同様のブロッ
クが２値画像と多値画像とが混在してＸ−Ｙ方向に配列
されている。

画像記憶袋＠２０は周波数ｆのクロックで動作するＸア
ドレスカウンタ２１と画像出力８置４が６ライン進む毎
に更新されるＸアドレスカウンタ２２とによってアドレ
ス指定され、１０ビツトのデータＰ１−１０を順次制御
ゲート回路２３に入力する。第７図は制御ゲート回路２
３の内部構成例を示すものであり、画像記憶装置２０か
ら読出されたデータＰ　　　はラッチ回路３０でラッチ
される。

次に、ＲＯＭテーブル２４には第８図に示すように６×
６の異なる閾値から成るマトリックスデータが記憶され
ており、ＲＯＭテーブル２４は周波数６ｆのクロックで
動作するＸアドレスカウンタ２５と画像出力装置４のラ
イン信号に回期して動作するＹアドレスカウンタ２６と
によってアドレス指定される。なお、第８図はスクリー
ン角度が０度のときのマトリックス側である。例えば、
Ｘアドレスカウンタ２５およびＹアドレスカウンタ２６
によってＸ＝１．Ｙ＝１が指定されるとＲＯＭテーブル
２４からは閾値ｒ２０Ｊが読出される。ＲＯＭテーブル
２４から出力される６ビツトの閾値データｍ　　　は制
御ゲート回路２３内のラッチ回路３１でラッチされる。

次に、制御ゲート回路２４において（第７図）、ラッチ
３０にラッチされた画像データＰ１−６はそれぞれ次段
においてアンドゲートに入力される。

これらアンドゲートの各他方の端子には信号Ｇ１−０５
およびラッチＰ７の出力がそれぞれ入力されている。第
９図に該信号Ｇ１−０５を発生する回路の具体構成例を
示す。また、第１０図には、第９図に示した６ステージ
リングカウンタのタイムチャート例を示す。かかる第９
図に示した構成から発生される信号Ｇ１−Ｇ５は、２１
ｉａ記録（判別信号ＳＬ’Ｌ”）のときには１１１表の
ような値をとり、また多値記録（ＳＬ’Ｈ’）のときに
は第２表に示すような値をとる。

第　　１　　表 第　　２　　表 またラッチ回路３１にラッチされた閾値データｍ１−６
は次段においてアンドゲートに入力され、ラッチ３０に
ラッチされていた２１ｉａか多値かの判別信号５Ｌ（Ｐ
７）でゲート制御される。

まず、Ｘアドレスカウンタ２１およびＸアドレスカウン
タ２２によりｘ＝１．ｙ＝１が１旨定され、画像記憶装
置２０から第１ブロック（第６図参照）のデータすなわ
ち６ビツトの平均化データが出力された場合、このデー
タはラッチ回路３０のＰｌ−Ｐ６にラッチされる。また
２値／多値判定ビットＳしがＰにラッチされる。この場
合、第１ブロックのデータは多値なので次段のアンドゲ
ートに入力される信号Ｇ　　−０５は第２表に示す如く
全て′″Ｈ＃となり、この結果Ｐ　　−Ｐ６の値が比較
回路２７のＡ端子に入力される。

一方、ＲＯＭテーブル２４から読出された閾値データｍ
１〜６はランチ回路３１にラッチされる。

この際、ラッチ回路３０のＰ７ビツトは′Ｈ＃であるの
で次段のアンドゲートのアンド条件が成立し、閾値デー
タｍ　　　は比較回路２７のＢ端子に入力される。比較
回路２７はＡ＞Ｂのとき′″Ｈ９Ｈ９信号する。例えば
第８図に示す第１番目の閾値「２０」がＢ端子に入力さ
れたときは、Ａ端子入力が「２１」以上である場合比較
回路２７の出力は１Ｈ９となる。画像記憶装置２０のア
ドレスカウンタとＲＯＭテーブル２４のアドレスカウン
タとの動作速度比は主走査、副走査方向とも１対６に設
定されており、このため、第６図に示す第１ブロックの
データと第８図に示した６×６の閾値が全て比較される
ことにより、画像出力装置４において第１１図に示すよ
うに階調レベル「１」〜「６４」の６４階調のうちのひ
とつの階調を再現することができる。

次に、Ｘアドレスカウンタ２１およびｙアドレスカウン
タ２２によりｘ＝２．ｙ＝１が指定され一画像記憶装置
２０から第２ブロック（第６図参照）のデータすなわち
５ビツトの２値化データが出力された場合、このデータ
はラッチ回路３０のＰｌ−Ｐ　にラッチされる。また、
Ｐ７には％Ｌ９しベルの判定ビットＳＬがラッチされる
。この場合、Ｐ７の出力は′″Ｌ＃であるのでラッチ回
路３１の次段のアンドゲートのアンド条件は成立ケ１Ｆ
、このため比較回路２７の８１子は「０」固定される。

一方、ラッチ回路３０の次段のアンドゲートには信号Ｇ
　−Ｇ５が第１表に示した態様で人力されす る。例えば、Ｙ＝１．Ｘ＝７．８．９のときには信号Ｇ
１のみが１日＃となり、この結果比較回路２７のＡ端子
にはＰｌの値が入力される。比較回路２７の８端子は「
０」固定であるので、Ｐ、＝ｒＯＪであるならば比較回
路２７からＬ“が出力され、またＰ、＝ｒＩＪであるな
らば比較回路２７から′″Ｈ＃が出力される。すなわち
、比較回路２７からはＰｌの値がそのままの形で出力さ
れる。以下、同様にＹ＝１でＸ＝１０．１１．１２のと
きにはＰｌの値、Ｙ＝２でＸ＝７．８．９のときにはＰ
ｌの値、・・・、Ｙ＝３でＸ＝９．１０のときにはＰ５
の値、・・・が比較回路２７から出力される。例えば、
５ビツトの２ｔａ化データの値が第１２固在部に示すよ
うなものであるとした場合、画像出力装置４によって出
力される記録画像は第１２固在部に示すようなものとな
る。

このように、第５図に示した構成によれば、２ＩＩ／多
階調データの混在する画像データが記憶されている画像
記憶装置２０からラスタースキャン型のレーザビームプ
リンタなどの画像出力装置へのデータ転送が能率良く行
なわれるため、階調をつけるべき絵・写真部分と２値で
記録すべき文字部分とが混在する画像を自動的に読取・
再生するシステムが実現できるようになる。

なお、上述した実施例では２値記録画像は第３図（Ｃ）
に示すような分割画素構成で１ブロックを構成するよう
にしたが、例えば他に第１３図に示すようなＰ　−Ｐ６
の分割画素で１ブロックを構成するようにしてもよい。

この場合、Ｘ−Ｙ方向に２×３のマトリックスおよび３
×２のマトリックスから成る２種類のブロックを設定し
、これら２種類のマトリックスのブロックをＸ、Ｙ方向
に交互に配列するようにして、Ｘ−Ｙ方向に均一な記録
画像を得るようにした。

［発明の効果］ 以上説明したように本発明によれば、簡単なデータ変換
処理を行なうことにより２値／多階調データが混在する
画像データを記憶するためのメモリの容（６）を大幅に
削減することができるため、２値／多階調の混在画像を
処理する画像処理システムに使用して極めて有用である
。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
はディジタル複写装置の概略構成を示すブロック図、第
３図はこの発明の一実施例を説明するための説明図、第
４図は第１図に示した実施例　−構成におけるラッチ回
路１５のデータ記憶フＡ−マット例を示す図、第５図は
画像記憶装置に記憶された画像データを画像出力装置で
出力させるための構成例を示すブロック図、第６図は画
像記憶装置に記憶された画像データの記憶態様例を示す
概念図、第７図は第５図に示した制御ゲート回路の内部
構成例を示す論理回路図、第８図は第５図に示したＲＯ
Ｍテーブルに記憶される閾値マトリックスの一例を示す
図、第９図は第７図に示した回路に入力される信号Ｇ　
　−０９を発生する回路の構成例を示す論理回路図、第
１０図は第９図に示した６ステージリングカウンタから
出力される信号を示すタイムチャート、第１１図は階調
記録の際の記録態様例を示す図、第１２図は２値記録の
際の記録態様例を示す図、第１３図は２値記録画像の他
の分割マトリックス例を示す図である。 １・・・イメージ入力装置、２・・・画像処理装置、３
・・・画像記憶部、４・・・イメージ出力装置、１ｏ、
１Ｓ・・・ラッヂ回路、１１・・・平均化回路、１２・
・・加重平均演算部、１３・・・コンパレータ、１４・
・・セレクタ、２０・・・画像記憶装置、２１・・・Ｘ
アドレスカウンタ、２２・・・ｙアドレスカウンタ、２
３・・・制御ゲート回路、２４・・・ＲＯＭテーブル、
２５・・・Ｘアドレスカウンタ、２６・・・Ｙアドレス
カウンタ、２７・・・比較回路。 第３図 ； −ＰＤＩ−５−ＳＬ −ＰＣＩ−６− 第５図 第６図 ｉｔ 第９図 第８図　　　　第１０図 第１１図 階調Ｉ　　　　　Ｆ！＊２　　　　　　　Ｎ調６４第１
２図

Claims (1)

1. 【特許請求の範囲】 近接する複数個の多値画素明度データから成る画像マト
   リックスで１ブロックが構成されるべく原画像データを
   複数個のブロックに分割し、該分割したブロックごとに
   ２値で記録するかあるいは多階調で記録するかを判別し
   、２値で記録すると判別されたブロックの画像データに
   関しては１ブロックの画像データを前記画像マトリック
   スより荒い基本区画単位に分割し、前記多値画素明度デ
   ータに基づき前記分割した基本区画単位に各対応する複
   数個の２値データを導出し、該導出した複数個の２値デ
   ータを１ブロックの画像データとして記憶するとともに
   、 多階調で記録すると判別されたブロックの画像データに
   関しては前記１画像マトリックスを構成する複数個の多
   値画素データの平均値を求め、所定ビットの多値平均化
   データとして１ブロックの画像データを記憶するように
   したことを特徴とする画像データ記憶方式。