JPS6116087B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はタイミング回路に関し、特に遅延回線
から構成されたタイミング回路に関する。

一般に、デイジタル・コンピユータ・システム
においては、サブシステムおよび（又は）デイジ
タル論理回路は、同軸ケーブル、マイクロストリ
ツプ伝送回線等の如き伝送回線バスによつて相互
に連結されている。各サブシステムは、そのため
の全体的なタイミングを確立する別個のタイミン
グ回路を含み、バスに対するアクセスを行うため
必要な制御信号の生成に使用される。

このようなサブシステムの一例は、本願と同じ
譲受人に譲渡された1978年７月20日出願の米国特
許出願第926480号「正規の記憶操作と平行にリフ
レツシユ操作を行うための装置を含む動的記憶シ
ステム」なる係属中の特許出願に開示されてい
る。記憶サブシステムの操作のために所要の信号
シーケンスを提供するため、１対の遅延回線回路
を直列に接続することが必要である。

遅延回線は等しい遅延の増分を生じ、同一特性
のインピーダンスを有するように構成されるが、
この遅延回線をカスケード接続即ち直列に接続す
るとタイミング発生回路の作用の信頼性を低くす
る傾向がある不整合条件を生じることが知られて
いる。１つの試みはこの遅延回線をカスケード接
続するのではなく不整合条件を除去するため別の
駆動バツフア回路を含めることである。その結
果、回線の遅延時間を変化させることの外、回線
を更に複雑化してコストが高くなる。

従つて、本発明の主目的は改良されたタイミン
グ回路の提供にある。

本発明の別の目的は、信頼性の高い動作を保証
するため最小限度の増加回路数の遅延回線タイミ
ング回路の提供にある。

前記の目的は、本発明の教示内容に従つて構成
されたタイミング発生回路の望ましい一実施態様
において達成される。このタイミング発生回路
は、カスケード接続即ち直列接続された同様な構
成の１対の多重タツプの遅延回線回路を含んでい
る。各遅延回線回路は、各タツプにおいて同じ遅
延量を生じ、与えられたパルス信号の立上り時間
特性を保持するように構成された多数の同じセク
シヨンを含んでいる。

タイミング発生回路は、更に、遅延回線の異な
る予め定めたタツプ間に接続されて各遅延回線の
予め定めた部分を含む補償回路網を形成する容量
素子を含む。望ましい実施態様においては、容量
素子は、最初の遅延回線の最終タツプと２番目の
遅延回線の最初のタツプとの間に接続される。

この回路網は、２番目の遅延回線に入力として
与えられた信号の一部を適正な極性と位相（即
ち、遅延）で与えて第１の遅延回線に与えられた
反射信号を打消すように作用する。入力信号と反
射信号間に同じ遅延量を与える遅延回線のこれ等
のタツプ間に容量素子を接続することにより、２
つの遅延回線間のインピーダンスにおける不整合
により生じる反射信号は完全に打消される。同時
に、全ての多重タツプに生じる遅延回線の特定の
構成により与えられる信号の早い立上り時間特性
は保持される。

構成および作用の方法の相方において本発明の
特性と考えられる漸新な特徴については、この他
の目的および長所と共に、添付図面に関して以下
の詳細な説明を照合すれば更に良く理解されよ
う。しかし、各図面は例示的説明のため示された
ものであつて本発明の範囲を限定するものではな
いことは明確に理解すべきである。

第１図は、メモリー・コントローラ２００と対
応するサブシステムの一部を示すブロツク図であ
る。要約すれば、コントローラ２００は、第４図
に更に詳細に示されたタイミング発生回路２０４
を含んでいる。タイミング発生回路２０４は、ブ
ロツク２０５により表わされるコントローラの
種々の論理回路セクシヨンにパルス信号を与え
る。このパルス信号はその後バス回路を介してデ
ータ処理システム（図示せず）のバスに与えられ
る。

タイミング発生回路により生じたどの電圧スパ
イクもデータ処理システムにおいてエラー条件を
生じ得ること、又完全には検出されずに残ること
が判るであろう。この状態は、エラー条件の発生
瀕度が低すぎる又はエラーが検出されてもこのエ
ラーが他のある問題が原因とされるために生じ得
る。従つて、コントローラ内で使用するため生成
された全ての出力パルス信号が所望の立上り時間
特性を有しかつシステム内の論理回路の確立され
た閾値に近似するかあるいはこれを超える電圧変
化から影響を受けないことを保証する措置をとる
ことが必要である。

通常、前記の事柄はタイミング発生回路２０４
の構成において使用される遅延回線についてある
１組の仕様を確立することによつて達成される。

第２ｂ図から判るように、各多重タツプ遅延回
線は通常多数の同じ誘導子とコンデンサLCセク
シヨンを含むよう構成されている。タツプの数は
セクシヨンの数を決定する。このセクシヨンは第
２ａ図に示される如きデユアル・イン・ライン・
パツケージ内に収容される。

第２ａ図および第２ｂ図から判るように、各遅
延回線は、異なるタツプが下記の同じ遅延量を提
供する10のセクシヨンを有する。即ち、 タツプ１＝20ナノ秒±３ナノ秒 タツプ２＝40ナノ秒±３ナノ秒 タツプ３＝60ナノ秒±３ナノ秒 タツプ４＝80ナノ秒±４ナノ秒 タツブ５＝100ナノ秒±５ナノ秒 タツプ６＝120ナノ秒±６ナノ秒 タツプ７＝140ナノ秒±７ナノ秒 タツプ８＝160ナノ秒±８ナノ秒 タツプ９＝180ナノ秒±９ナノ秒 タツプ・アウト 200＋１秒±10＋１秒 以上のものの他、遅延回線は下記の如き電気的
要件を有する。

入力立上り時間＝10ナノ秒±１ナノ秒 入力立下り時間＝10ナノ秒±１ナノ秒 パルス巾＝600ナノ秒±５ナノ秒 パルス振幅＝最大５ボルト 最大パルス反復速度＝１メガヘルツ ソース・インピーダンス＝100オーム±10％ 出力立上り時間＝最大40ナノ秒 出力立下り時間＝最大40ナノ秒 全遅延時間＝200ナノ秒±５％ タツプ間遅延量 17ナノ秒以上23ナノ秒以下 特性インピーダンス＝100オーム±10％ パルス歪み量＝オーバーシユート、アンダーシシ
ユート・リツプルおよび内部不整合および漏話
＝最大10％ 遅延回線の入力セクシヨンは入力パルス波形の
立上り立下り時間において最大劣化を生じること
が判る。各セクシヨンにおける遅延量は同じであ
るが、立上り立下り時間の基準ならびにパルスの
歪み基準に遅延回線が合致するためにはある変化
が入力セクシヨンの構成内に導入される。しか
し、遅延回線は前記の要件に合致する。広範囲の
パルス信号を与えるため、タイミング発生回路２
０４は第３図および第４図に示す如き２つの直列
に接続された即ちカスケード接続された遅延回線
から構成される。２つの遅延回線は第３図に示す
如くコントローラ回路板３００上に配置される。
この回路板は遅延回線の各タツプが種々の端末点
と接続するようにエツチング処理される。外部の
配線（ワイヤ・ラツピング）により、適当なター
ミナルが接続されて特定の機能信号を生じる。

このことは第４図から更に良く判る。タイミン
グ発生回路２０４は２対のカスケード接続された
即ち直列接続された多重タツプ200ナノ秒遅延回
線２０４−１２と２０４−１４を有することが判
る。回線２０４−１２と２０４−１４の入出力タ
ーミナルは抵抗２０４−２０と２０４−２１を介
してその特性インピーダンスで終端される。４入
力AND／ORゲート兼ドライバ回路２０４−１０
は遅延回線２０４−１２の入力側に220ナノ秒の
パルス信号を与えるように接続される。

遅延回線２０４−１２の入力は、１対の直列イ
ンバータ回路２０４−１３と２０４−１１を経て
再び回路２０４−１０のANDゲートの１つに戻
るよう接続されている。本発明によれば、コンデ
ンサ２０４−２２は回線２０４−１２のタツプＵ
と回線２０４−１４のタツプＨとの間を接続す
る。

第４図の点線は、各タツプＮ２０，Ｍ２０と多
数の固定機能信号との間の接続を示す。図示の如
く、機能信号の内のあるものは、インバータ回路
２０４−１５乃至２０４−１８およびANDゲー
ト２０４−１９を介してANDゲートの内の他の
ものに再び与えられる。

タイミング発生回路２０４は、操作のメモリー
サイクルの間メモリー・コントローラ２００の残
部についてのタイミングを確立する一連のタイミ
ング・パルスを生成する。この発生回路は、バ
ス・サイクル要求の記憶サブシステムの受入れを
示すシステムのバス回路を介して信号MYACKR
−１０が２進数１に切換えられる時、又は信号
REFCOM１０が２進数１に強制されて記憶リフ
レツシユ・サイクルの開始を表示する時、これに
応答して一連のタイミング・パルスを開始する。
このため、４入力AND／ORゲート兼ドライバ回
路２０４−１０をして信号DLYINN１０を２進数
零から２進数１へ切換えさせる。その結果、遅延
回線２０４−１２と２０４−１４に伝播される正
に向うパルス信号を100オームの抵抗２０４−２
０の両端に生じる。入力信号DLYINN１０は１対
の直列に接続されたインバータ回路２０４−１１
と２０４−１３を介し、別のANDゲートを介し
て回路２０４−１０の入力側に再び与えられて信
号DLYINN１０を２進数１の状態にラツチ即ち保
持する。この回路は、インバータ回路２０４−１
５を介して与えられた信号DLYWO１００が２進
数１の状態を維持する限りラツチされた状態を維
持する。

200ナノ秒の間隔の後、信号DLYINN１００は
２進数零に切換わつて信号DLYINN１０を２進数
零の状態に戻させる。しかし、正に向うパルス信
号は遅延回線２０４−１４に伝播し続ける。

両遅延回線２０４−１２と２０４−１４のタツ
プ・ターミナルＢ乃至Ｚは20ナノ秒の増分に固定
遅延を与える。一操作サイクルの間に生成される
これ等タツプにおけるパルス信号はジヤンパを介
してコントローラの種々の記憶セクシヨンに配分
される。

タイミング・パルスの別のシーケンスを要する
バイト書込みおよび初期化操作の如きあるタイプ
の記憶操作がある。このタイプの記憶操作では、
遅延回線２０４−１２と２０４−１４を介し１回
以上のパス即ちサイクルが完了する。例えば、バ
イト書込みおよび初期化の操作の場合には信号
PARTWT１０が２進数１に強制される。この信
号は最初のパス即ちサイクルの終り迄２進数１の
状態を維持し、この時インバータ回路２０４−１
７と２０４−１８を介して与えられるタイミング
信号DL２CYC１０とDL２CYC００がそれぞれ
これと関連するANDゲートを条件付けして信号
DLYINN１０を再び２進数１に切換える。このた
め第１のセツトのタイミング信号と等しい次のセ
ツトのタイミング信号を生成させる。

バイト書込み操作においては２つのパス即ちサ
イクルのみが必要とされ、即ち第１のサイクルは
読出し操作を行い、第２のサイクルは書込み操作
を行う。初期化の操作の場合には、各リフレツシ
ユ・サイクルの後２進数零を各記憶場所に書込む
ため別のサイクル即ち第２のサイクルが必要とな
る（即ち、信号REFCOM１０は信号PARTSS０
０をして信号PARTWT１０を２進数１に強制さ
せる）。

一たんタイミング発生回路２０４が１つの操作
サイクルを開始するとタイミング信号を生じ、こ
の信号は第１図のブロツク２０５の行及び列アド
レス・タイミング回路をして正規セツトと呼ばれ
る２組のクロツク信号を生じさせる。これ等の信
号は、タイミング信号TTAP１２１０，TTAP０
４１０，TTAP０３１０を反転して組合す直列接
続されたインバータ回路とAND回路により発生
させられる。この２組のクロツク信号も又ブロツ
ク２０５内に含まれる。

通常の操作においては、本発明の補償回路網
は、２つの遅延回線２０４−１２と２０４−１４
をカスケード接続することによつて生じる電圧ス
パイクを除去するよう作用する。即ち、前述の如
く、遅延回線２０４−１２の最終セクシヨンと比
較して、遅延回線２０４−１４の最初のセクシヨ
ンのインピーダンス特性における差異は電圧の反
射を生じる不整合を惹起する。反射係数Ｋは下記
の如く表わすことができることは公知である。即
ち、Ｋ＝（Ｚ−Zo）／（Ｚ＋Zo）但し、Ｚは最終
インピーダンスであり、Zoは回線の特性インピ
ーダンスである。

上式からは下記の事柄が判る。即ち、 (a) Ｚ＝Zoの時、即ち、２つのセクシヨンのイ
ンピーダンスが整合する時（即ち、Ｋ＝０）
は、電圧反射が生じない。

(b) ＺがZoより大きく最後のセクシヨンがオー
バー・ターミナルの状態である時は正の電圧反
射が生じる（即ち、Ｋ＞０）。

(c) ＺがZoより小さい時、即ち最終セクシヨン
がアンダー・ターミナルの状態である時、負の
電圧反射が生じる（即ち、Ｋ＜０）。

(d) Ｚ＝０の時、即ち最終セクシヨンが短絡回路
で終る時は負の電圧全反射が生じる（即ち、Ｋ
＝−１）。

(e) Ｚ＝αの時、即ち最終セクシヨンが開放回路
で終る時、正の電圧全反射が生じる（即ち、Ｋ
＝１）。

正の反射とは、反射された電圧波形の極性が入
力電圧波形の極性と同じであることを意味し、逆
に、負の電圧反射とは反射された電圧波形の極性
が入力電圧波形の極性と反対であることを意味す
る。

オーバーシユート又はアンダーシユートの防止
に加えて必要な立上りおよび立下り時間を与える
ため、遅延回線の第１のセクシヨンは特性インピ
ーダンスより小さなインピーダンスを有する。そ
の結果、再び回線２０４−１４から回線２０４−
１２の駆動ソースに向つて伝播する負の電圧反射
を生じ得る。これ等の反射は入力パルス波形の小
部と対応し、この波形は抵抗２０４−２１を介し
て特性インピーダンスで終る遅延回線２０４−１
４を経て反射を生じることなく伝播し続ける。し
かし、小さな値のキヤパシタンスを有するコンデ
ンサ２０４−２２はタツプＺからタツプＵに戻る
負の電圧反射を打消す。コンデンサ２０４−２２
のいずれの側も１つのタツプに接続されて20ナノ
秒の同じ遅延量を提供する。その結果は、負の反
射電圧が回線２０４−１２のタツプＵに現われる
と同時に、入力パルス波形の正の縁部が回線２４
−１４のタツプＨに達することになる。このた
め、入力パルス波形から切換えられた小さな正の
電圧により、コンデンサ２０４−２２に負に向う
スパイクを打消させる。

電圧スパイクの打消し作用は、各セクシヨンの
遅延時間に影響を及ぼすことなく入力パルス波形
の前後の縁部において生じる。

補償回路網が電圧スパイクを除去するよう作用
する方法は第５ａ図乃至第５ｃ図を照合すれば更
に良く理解されよう。第５ａ図は、本発明の補償
回路網を含まない２つの結合された遅延回線２０
４−１２と２０４−１４に沿う各点における波形
を示している。第１の波形は遅延回線２０４−１
２に対する入力側の信号DLYINN１０と対応す
る。この波形から判るように、１つの負に向う電
圧スパイクがあり、これに続いて１つの正に向う
スパイクがある。これ等のスパイクは、２本の遅
延回線が直列に接続される点で生じる。しかし、
第２の波形からは、遅延回線２０４−１４に沿つ
た種々のタツプにおいては電圧スパイクがないこ
とが判るであろう。第２の波形は第４図の信号
DLY４００１０と対応している。

これ等の電圧スパイクの振幅は、これ等が入力
波形と組合わされて遅延回線タツプにおいて結果
として現われる波形を生じる如きものであり、こ
れ等の波形は実際に生じた時よりも早いか遅い時
点で生じたものとして検出される。その結果、タ
イミング発生回路出力のタイミング信号はある状
況下でタイミングエラーを惹起するおそれがあ
る。

このことは、タツプＵに現われるパルス信号と
対応する次の波形から明らかである。図示の如く
負と正の電圧スパイクは入力波形に関し加減算を
行つて入力パルスの頂部に負のアンダーシユート
特性を、又入力パルスの後縁部に正のオーバーシ
ユート特性を与える。各々の反射された電圧スパ
イクの振幅はある電圧と近似し、従つて実際のタ
イミング・パルスの一部として検出されるべきも
のとしてシステム内の論理回路の電圧閾値にオー
バーライド即ち「トリツプ」させることができる
ことが判る。

第４の波形はタツプＨに現われるパルス信号と
対応する。この波形は、遅延回線２０４−１４の
種々のタツプにおけるパルス信号が電圧スパイク
の影響を受けないことを示す。

第５ｂ図の一連の波形は、本発明の補償回路網
を含むよう接続される時、２つの遅延回線２０４
−１２と２０４−１４に沿つた同じ点を示してい
る。この場合、この回路網は68pFの値を有する
よう選択されたコンデンサを含んでいる。第１の
波形からは、補償回路網が電圧スパイクの振幅を
システムの論理回路の閾値をトリツプしない値迄
大幅に減少させたことが判る。このことはタツプ
Ｕの第３の波形から更によく判る。

両方の電圧スパイクの振幅が元の値の略々３分
の１迄減少されたことも判る。タツプＨの第４の
波形は、補償回路によつては望ましからざる効果
は殆んど生じないことを示している。唯一の注目
すべき効果はパルス信号の前縁部における僅かな
電圧の立上りである。しかし、この振幅は小さい
ため、システムの論理回路の閾値のトリツプの如
き問題は生じることはない。

第５ｃ図の最後の一連の波形も又、遅延回線が
本発明の補償回路網を含むよう結合される時同じ
点を示すものである。しかし、この回路網は
150pFの値を有するよう選択されたコンデンサを
含む。この場合、回路網は依然として電圧スパイ
クの振幅を減少する上で有効であることが判ろ
う。しかし、タツプＨにおける第４の波形から
は、入力波形の前縁部に現われる電圧の振幅が増
加することが判る。この振幅の増加が多すぎれ
ば、電圧がパルスの開始時に検出され得る。この
ように、ある電圧を生じる回路網に対してはその
振幅が反射により生じた電圧スパイクを打消すの
に十分であるキヤパシタンスの値が選択されるべ
きである。このキヤンパシタンス値が増加する
と、回路網により与えられる電圧の振幅は第５ｃ
図に示す如く増加する。しかし、もしキヤパシタ
ンス値が大きすぎると、第２の遅延回線に対して
与えられる回路網からの電圧は、パルス信号の前
縁部として検出されるに十分な振幅の大きさであ
る場合が多い。

これ迄の論議は、２つの遅延回線２０４−１２
と２０４−１４の一部として形成された本発明の
補償回路網によつて得た結果を例示した。しか
し、本装置の作用について、又回路網が電圧スパ
イクの打消しを行う方法について更に論議を進め
ることが望ましいものと考える。前に述べたよう
に、各遅延回線の入力セクシヨンはこゝに述べた
ある遅延公差およびオーバーシユート特性に見合
うように変更された。この入力セクシヨンにキヤ
パシタンスを付加することが必要なことが判つ
た。その効果は第１の入力セクシヨンの入力イン
ピーダンスを下げることである。第４図によれ
ば、コンデンサ２０４−２２の左右の側のインピ
ーダンスはそれぞれＺ１とＺ２と表示されること
が判る。遅延回線２０４−１２の最終タツプＵに
関するインピーダンスＺ１は、遅延回線２０４−
１４の最初のタツプＨに関するインピーダンスＺ
２よりも大きさが更に大きい。このように、補償
回路網を含む遅延回線２０４−１２の最終タツプ
における等価回路は、インピーダンス値Z2を有
する抵抗と直列のコンデンサ２０４−２２を含む
ことが判る。同様に、補償回路網を含む遅延回線
２０４−１４の最初のタツプにおける等価回路
は、インピーダンス値Z1を有する抵抗と直列の
コンデンサ２０４−２２を有することが判る。

コンデンサ２０４−２２を含みインピーダンス
値Z2を有する回路の遅延回線２０４−１２のタ
ツプＵの第１の時定数（Ｔ＝180ns）は、コンデ
ンサ２０４−２２を含みインピーダンス値がZ1
の回路の遅延回線２０４−１４のタツプＨにおけ
る時定数よりも小さい即ち短かい。このため、補
償回路網に、タツプＵにおける入力波形に応答す
るタツプＨに与えられる電圧信号よりも大きな、
タツプＨにおける入力波形に応答するタツプＵの
振巾電圧信号を生じさせる。従つて、補償回路網
は、タイミング・パルス信号の特性に悪影響を及
ぼすことなく正と負の電圧スパイクを打消すよう
に作用する。

入力波形の前縁部が与えられる毎に正の電圧ス
パイクが回路網により生成されることが判る。こ
のことは、入力波形の前縁部が２つの成分に基い
て見出される時に判る。１成分はこの波形の開始
と対応する時点（即ち、時間０）で始まる正電圧
の勾配であり、他の成分は約20乃至25ナノ秒で始
まる負の電圧の勾配であり、この両方の勾配の和
が元の波形の前縁部と近似する。

重合法により、本補償回路網は各成分に対する
指数関数形応答を与え、指数の立上りは立上り時
間の終り迄続きその後指数の減衰が生じることが
判る。入力波形の前縁部が補償回路網の一端に加
えられる第１の点で、第１の稍々小さな正に向う
電圧が比較的小さな時定数の故に生成される。こ
の方法は第５ｂ図の第４の波形の前縁部に僅かな
電圧の増加を生じる。入力波形の前縁部が補償回
路網の他端に与えられる次の点では、第２の更に
大きな正に向う電圧が比較的大きな時定数の故に
生成される。この電圧は、遅延回線２０４−１２
および２０４−１４を直列に結合することによつ
て生じる負の反射電圧を用いて有効に打消すに十
分な大きさである。

勿論、コンデンサ２０４−２２のキヤパシタン
スの値の増加は更に入力波形の前縁部に応答して
生成された正電圧量を増加することが判るであろ
う。これにより第５ｃ図に関して論議した結果を
生じる。

望ましい実施態様においては、コンデンサ２０
４−２２は68pFの値を有するように選択され
た。本発明の教示内容から逸脱することなく他の
値を使用することも又可能であることは明らかで
ある。

カスケード接続された遅延回線内のある素子を
用いて１つの補償回路網を構成することによつ
て、タイミング発生回路の安価で信頼性の高い構
成方法を提供することが判る。

実施において、本発明は例示した実施態様を変
更して使用することができ、例えば、カスケード
接続された遅延回線を用いる別のタイプのタイミ
ング発生回路の構成においても使用が可能であ
る。他のタイプの駆動回路および異なる特性のイ
ンピーダンスを有する他のタイプの遅延回線も又
使用可能である。

当業者にとつては、本文に述べたものに加えて
多くの変更が例示した実施態様に対して可能であ
ることが判るであろう。

法規に従つて本発明の最善と思われる形態につ
いて本文に例示し説明したが、頭書の特許請求の
範囲に記載した如き本発明の主旨から逸脱するこ
となく変更が可能であり、ある場合には、本発明
のある特徴を他の特徴と切離して有利に使用する
ことも可能である。

【図面の簡単な説明】

第１図は本発明の補償回路網を内蔵するタイミ
ング発生回路を含むサブシステムの一部を示すブ
ロツク図、第２図はタイミング発生回路に使用さ
れる遅延回線のタイプを示す図、第３図は第１図
のタイミング発生回路を構成する遅延回線構成素
子の配置を示す図、第４図は第１図のタイミング
発生回路を示す図、および第５ａ図乃至第５ｃ図
は本発明の作用の説明に用いた一連の波形を示す
図である。 ２００……メモリー・コントローラ、２０４…
…タイミング発生回路、２０４−１０……
AND／ORゲート兼ドライバ回路、２０４−１
１，２０４−１３……インバータ回路、２０４−
１２，２０４−１４……遅延回線、２０４−１５
〜２０４−１８……インバータ回路、２０４−１
９……ANDゲート、２０５……論理回路セクシ
ヨン、２０６……バス回路。

Claims (1)

1. 【特許請求の範囲】 １ 入力タイミング・パルスに応答して一連の出
   力タイミング・パルスを生成するタイミング発生
   回路において、 前記の入力タイミング・パルスを受取る入力タ
   ーミナルと、複数のタツプと、１つの出力タツプ
   とを有する第１の多重セクシヨン遅延回線と、 前記第１の遅延回線の前記出力タツプに直結さ
   れた１つの入力ターミナルと、複数のタツプと、
   １つの出力タツプとを有する第２の多重セクシヨ
   ン遅延回線と、 前記第１と第２の遅延回線の予め定めたタツプ
   間に接続し、前記第１と第２の遅延回線を直列に
   接続することにより生じた電圧反射を打消すため
   に前記遅延回線の対応するセクシヨンと共に補償
   回路網を形成する、第１と第２のターミナルを有
   する容量装置とを設けることを特徴とするタイミ
   ング発生回路。 ２ 入力タイミング・パルスに応答して一連の出
   力タイミング・パルスを生成するタイミング発生
   回路において、 複数の同じ構成のセクシヨンと、前記入力タイ
   ミング・パルスを受取る入力ターミナルと、複数
   のタツプと、１つの出力タツプとを有する第１の
   遅延回線と、 前記第１の遅延回線の出力タツプに直結された
   入力ターミナルと、複数のタツプと、１つの出力
   タツプとを有する第２の遅延回線と、 前記第１と第２の遅延回線の予め定めたタツプ
   間に接続し、前記遅延回線の複数のセクシヨンの
   予め定めたものと補償回路網を形成する第１と第
   ２のターミナルを有する容量装置とを設け、前記
   回路網は前記入力タイミング・パルスに応答して
   十分な振幅と適正な位相と極性の電圧信号を与え
   て、前記第１と第２の遅延回線を直列に接続する
   ことにより生じた電圧スパイクを補償するよう作
   用することを特徴とするタイミング発生回路。 ３ 入力タイミング・パルスに応答して一連の出
   力タイミング・パルスを生成するタイミング発生
   回路において、 多数のセクシヨンと、１つの入力ターミナル
   と、対応数のタツプと、１つの出力タツプとを有
   する第１と第２の遅延回線を設け、前記第１の遅
   延回線の入力ターミナルは前記入力タイミング・
   パルスを受取るよう接続され、前記第１の遅延回
   線の出力タツプは前記第２の遅延回線の入力ター
   ミナルに直結され、 補償回路網を設け、該補償回路網は、 前記第１の遅延回線の前記多数のセクシヨンの
   最後の１つと、 前記第２の遅延回線の前記多数のセクシヨンの
   最初の１つと、 第１と第２のターミナルを有する容量装置とを
   有し、前記第１と第２のターミナルは前記セクシ
   ヨンの内の前記最初のセクシヨンと前記最後のセ
   クシヨンの間に接続され、前記補償回路網は前記
   入力タイミング・パルスに応答して、前記第１と
   第２の遅延回線を直列に接続することにより生じ
   た電圧反射を打消すため予め定めた極性および位
   相の電圧信号を与えるよう作用することを特徴と
   するタイミング発生回路。