JPS61157277A - 電流切換制御回路 - Google Patents
電流切換制御回路Info
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- JPS61157277A JPS61157277A JP59276129A JP27612984A JPS61157277A JP S61157277 A JPS61157277 A JP S61157277A JP 59276129 A JP59276129 A JP 59276129A JP 27612984 A JP27612984 A JP 27612984A JP S61157277 A JPS61157277 A JP S61157277A
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- transistor
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- pulse
- transistors
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- Pending
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/38—Means for preventing simultaneous conduction of switches
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P7/00—Arrangements for regulating or controlling the speed or torque of electric DC motors
- H02P7/03—Arrangements for regulating or controlling the speed or torque of electric DC motors for controlling the direction of rotation of DC motors
- H02P7/04—Arrangements for regulating or controlling the speed or torque of electric DC motors for controlling the direction of rotation of DC motors by means of a H-bridge circuit
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Motor And Converter Starters (AREA)
- Control Of Direct Current Motors (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、たとえば直流モータの駆動回路として用い
られる電流切換制御回路に恍シ、特にその制御パルス発
生回路に関する。
られる電流切換制御回路に恍シ、特にその制御パルス発
生回路に関する。
従来の直流モータの駆動制御回路は、弟７図に示すよう
に構成され、ロジック制御回路１１の出力によってモー
タ１２の回転停止、フォワード、リバースモードを作る
ことができる。モータ１２０両端子Ｍ 、Ｍ のレ
ベル、ロジ。
に構成され、ロジック制御回路１１の出力によってモー
タ１２の回転停止、フォワード、リバースモードを作る
ことができる。モータ１２０両端子Ｍ 、Ｍ のレ
ベル、ロジ。
（勺 （−Ｊ
り制御回路１１の入力端子Ｊ ＯＡ 、 １ ０Ｂに与
えられる制御信号レベル及び谷モードの真理値表は、次
のようになる。
えられる制御信号レベル及び谷モードの真理値表は、次
のようになる。
■はハイレベル、Ｌはロウレベルを意味する。
今、モータ１２が正転されるものとすると、トランジス
タＱｌｌがオンし、これとカレントミラー回路を形成す
るトランジスタＱ ｙ ｔ Ｑ ｓがオンする。トラン
ジスタＱ５は、トランジスタＱ１にバイアスを与え、こ
のトランジスタＱ１をオンする。また、トランジスタＱ
９は、ダーリントン接続されたトランジスタＱ８ ｔＱ
４にバイアスを与え、これらをオンする。これによって
、モータ１２は端子ＭＣ＋）からＭ←Ｊ方向へ電流が流
れ正転駆動される。次に、モータ１２が逆転されるもの
とすると、トランジスタＱ１２。
タＱｌｌがオンし、これとカレントミラー回路を形成す
るトランジスタＱ ｙ ｔ Ｑ ｓがオンする。トラン
ジスタＱ５は、トランジスタＱ１にバイアスを与え、こ
のトランジスタＱ１をオンする。また、トランジスタＱ
９は、ダーリントン接続されたトランジスタＱ８ ｔＱ
４にバイアスを与え、これらをオンする。これによって
、モータ１２は端子ＭＣ＋）からＭ←Ｊ方向へ電流が流
れ正転駆動される。次に、モータ１２が逆転されるもの
とすると、トランジスタＱ１２。
ＱＪ Ｏ 、Ｑ６かオンされる。これによって、トラン
ジスタＱ６はトランジスタＱ２にバイアスを与え、また
トランジスタＱＩＯはトランジスタＱ７ 、Ｑｓにバイ
アスを与えることになる。
ジスタＱ６はトランジスタＱ２にバイアスを与え、また
トランジスタＱＩＯはトランジスタＱ７ 、Ｑｓにバイ
アスを与えることになる。
よって、モータ１２は端子Ｍ（−）からＭＣ＋）方向へ
電流が流れ逆転する。次に、モータ停止時には、トラン
ジスタＱｌｌ，Ｑ１２ともにオフされる。
電流が流れ逆転する。次に、モータ停止時には、トラン
ジスタＱｌｌ，Ｑ１２ともにオフされる。
これによって、トランジスタＱ１〜Ｑ４１Ｃはバイアス
が与えられず、モータＪ２には駆動電流は流れない。
が与えられず、モータＪ２には駆動電流は流れない。
上記の回路において、抵抗Ｒ１〜Ｒ６は、リーク電流に
よる誤動作の防止と、トランジスタのスイッチング動作
のオフ時間（オンからオフへの移行時間）の短縮、つま
り蓄積効果全減少させるように図られている。
よる誤動作の防止と、トランジスタのスイッチング動作
のオフ時間（オンからオフへの移行時間）の短縮、つま
り蓄積効果全減少させるように図られている。
ここで、モータ１２の正転，反転時における端子電流Ｉ
。Ｌを求めてみる。
。Ｌを求めてみる。
ＩｏＬ（正転）
５一
■ＯＬ （逆転）
ＲＬ
・・・（２）
但し、ＲＬ；モータの抵抗分
ｖｃｃ；電源ライン１３の電圧
である。この（１） （２）式の電流は、モータ１２を
充分に駆動できる電流値となるように、各トランジスタ
Ｑ１〜Ｑ４のペースには充分なペース電流が与えられる
。
充分に駆動できる電流値となるように、各トランジスタ
Ｑ１〜Ｑ４のペースには充分なペース電流が与えられる
。
上記の回路において、モータ１２の正転又は逆転状態の
定常時は（１）（２）式で示す出力電流が流れる。しか
し、動作モードが切り、かわる場合には電流が過渡的に
切シかわる。
定常時は（１）（２）式で示す出力電流が流れる。しか
し、動作モードが切り、かわる場合には電流が過渡的に
切シかわる。
特に、トランジスタＱＪ又はＱ２がオンからオフに切シ
かわるまでの時間、いわゆるオフ時間では、トランジス
タＱＪとＱＪの経路、又はトランジスタＱ２とＱ４の経
路に貫通電流が流れるという問題がある。
かわるまでの時間、いわゆるオフ時間では、トランジス
タＱＪとＱＪの経路、又はトランジスタＱ２とＱ４の経
路に貫通電流が流れるという問題がある。
６一
今、トランジスタＱ ｚ ｔ Ｑ ｓがオン、トランジ
スタＱ ７ ？ Ｑ ’ｔがオフ状態（逆転モード）か
ら、トランジスタＱ ｉ ｔ Ｑ ’ｔがオン、トラン
ジスタＱ２ ＋Ｑｓがオフ状態に切りかわるものとする
。この過渡ル」間において、トランジスタＱ２のオフ移
行が遅れると、トランジスタＱｚｔＱ４間ＶＣ貫通電流
が流れてしまう。この貫通電流は、（１）（２）式で示
した電流とは異なり、その経路に電流を制限する素子は
何も存在しない。従って、貫通電流によって、出力トラ
ンジスタＱ２ｅＱ４あるいは周辺回路が破壊されてしま
うことがある。
スタＱ ７ ？ Ｑ ’ｔがオフ状態（逆転モード）か
ら、トランジスタＱ ｉ ｔ Ｑ ’ｔがオン、トラン
ジスタＱ２ ＋Ｑｓがオフ状態に切りかわるものとする
。この過渡ル」間において、トランジスタＱ２のオフ移
行が遅れると、トランジスタＱｚｔＱ４間ＶＣ貫通電流
が流れてしまう。この貫通電流は、（１）（２）式で示
した電流とは異なり、その経路に電流を制限する素子は
何も存在しない。従って、貫通電流によって、出力トラ
ンジスタＱ２ｅＱ４あるいは周辺回路が破壊されてしま
うことがある。
上記の貫通電流を生じるスイッチング遅れは、オン状態
からオフ状態に移行する素子で生じることが大部分であ
夛、これは蓄積効果に起因している（オフ状態からオン
状態に移行する、いわゆるオン時間は、直流モータを駆
動する出力トランジスタＱ１〜Ｑ４の場合、大電流を必
要とするので非常に短い）。
からオフ状態に移行する素子で生じることが大部分であ
夛、これは蓄積効果に起因している（オフ状態からオン
状態に移行する、いわゆるオン時間は、直流モータを駆
動する出力トランジスタＱ１〜Ｑ４の場合、大電流を必
要とするので非常に短い）。
さらに、上記蓄積効果は、出力トランジスタＱｌ ｔＱ
４を考えると、これをバイアスしているトランジスタＱ
５．Ｑ９の動作電流によシ差がある。
４を考えると、これをバイアスしているトランジスタＱ
５．Ｑ９の動作電流によシ差がある。
動作電流ＩＣＱ５１ ■ＣＱ９は、
であシ、’ＣＱ５／■ＣＱ９ ”ｈＦＩＱ８
・・・（５）が得られる。ここでｈＦＥＱｌ ＝ ｈ
ＦＥＱ４である。
・・・（５）が得られる。ここでｈＦＥＱｌ ＝ ｈ
ＦＥＱ４である。
よって、トランジスタＱ５に流れる電流は、トランジス
タＱ９に流れる電流のｈＦＥＱｌ３倍の電流か必要であ
る。このことは、トランジスタＱ５はトランジスタＱ９
に比較して〃為な勺犬きい面積の形状のものを用いなけ
れはならないことを意味し、蓄積効果がその分だけ影響
を及ぼすことになる。従って、第７図の回路におい７．
１，７ジユ１ＱＩＰＱ３（７）経路又ゆ４，７１ジスタ
Ｑ２．Ｑ４の経路がオンする場合のスイッチング遅れは
、トランジスタＱ ｉ ｔ Ｑ ２のオフ時間によるこ
とが多い。
タＱ９に流れる電流のｈＦＥＱｌ３倍の電流か必要であ
る。このことは、トランジスタＱ５はトランジスタＱ９
に比較して〃為な勺犬きい面積の形状のものを用いなけ
れはならないことを意味し、蓄積効果がその分だけ影響
を及ぼすことになる。従って、第７図の回路におい７．
１，７ジユ１ＱＩＰＱ３（７）経路又ゆ４，７１ジスタ
Ｑ２．Ｑ４の経路がオンする場合のスイッチング遅れは
、トランジスタＱ ｉ ｔ Ｑ ２のオフ時間によるこ
とが多い。
そこで、本願出願人は、上記トランジスタＱ２ ｅ Ｑ
４のオフ時間を調整することによって上記の共通電流を
防止し得る電流切換回路を先に特願昭５９−９３１８１
号により提案している。
４のオフ時間を調整することによって上記の共通電流を
防止し得る電流切換回路を先に特願昭５９−９３１８１
号により提案している。
この電流切換回路は、第８図に示すように制御パルス発
生回路１５を設けた点が第７図を参照して前述した従来
例に比べて異なり、その他は同じであるので第７図中と
同一符号を付している。
生回路１５を設けた点が第７図を参照して前述した従来
例に比べて異なり、その他は同じであるので第７図中と
同一符号を付している。
上記制御ノクルス発生回路１５は、たとえば入力端子１
０Ｂの信号Ｓノを入力として、第１の出力信号Ｓ２およ
び第２の出力信号Ｓ３を出力するものであや、たとえば
微分回路、波形整形回路によって構成される。
０Ｂの信号Ｓノを入力として、第１の出力信号Ｓ２およ
び第２の出力信号Ｓ３を出力するものであや、たとえば
微分回路、波形整形回路によって構成される。
第９図は、第８図の各トランジスタの動作モードを示す
だめの動作波形図である。同図（ａ）は入力端子ＪＯＢ
の信号Ｓノである。また、同図（ｂ）〜（ｅ）はトラン
ジスタＱ１〜Ｑ４のたとえばコレクタ電圧を示し、ノ・
イレペルがオフ状態、ロウレベルがオン状態を意味する
。
だめの動作波形図である。同図（ａ）は入力端子ＪＯＢ
の信号Ｓノである。また、同図（ｂ）〜（ｅ）はトラン
ジスタＱ１〜Ｑ４のたとえばコレクタ電圧を示し、ノ・
イレペルがオフ状態、ロウレベルがオン状態を意味する
。
今、図示のタイミングｔ１は、トランジスタＱ Ｊ ｅ
Ｑ ４がオン状態からオフ状態へ、トランジスタＱ２
ｔＱ３がオフ状態からオン状態へ制御されたとき（フ
ォワードモードからリバースモードに制御されたとき）
を示している。これは、トランジスタＱ５．Ｑ９．Ｑ１
ノ、トランジスタＱ６．ＱＩＯ，Ｑ１２がロジック制御
回路１ノによって制御されることによって得られる。
Ｑ ４がオン状態からオフ状態へ、トランジスタＱ２
ｔＱ３がオフ状態からオン状態へ制御されたとき（フ
ォワードモードからリバースモードに制御されたとき）
を示している。これは、トランジスタＱ５．Ｑ９．Ｑ１
ノ、トランジスタＱ６．ＱＩＯ，Ｑ１２がロジック制御
回路１ノによって制御されることによって得られる。
トランジスタＱ１は、タイミングｔ１から完全なオフ状
態になるまでに、蓄積効果によって期間Ｔ１を要する。
態になるまでに、蓄積効果によって期間Ｔ１を要する。
従来例においては、この期間Ｔ１は、第９図（ｆ）に示
すようにトランジスタＱ Ｊ ＃ Ｑ ｓが同時にオン
状態になって貫通電流が流れる期間である。しかし、こ
の発明によると、制御ノＪ？ルス発生回路１５から、第
９図Ｑ）に示すように、トランジスタＱ７のペースに対
して出力信号Ｓ２が与えられている。この出力信号Ｓ２
は、トランジスタＱ３がタイミングｔ１ですぐにオンす
るのを遅延させるパルスを含み、これによって上ｄ己ト
ラフリスタＱ３がオンになるのは前記タイミングｔノか
ら期間Ｔ１分遅延させられる。そして、トランジスタＱ
１が充分にオフ状態となったとき（タイミングｔ１）に
、始めてこのトランジスタＱ３はオンする。従って、ト
ランジスタＱｌ、Ｑ３が同時にオンして貫通電流が流れ
るのを防止できる。
すようにトランジスタＱ Ｊ ＃ Ｑ ｓが同時にオン
状態になって貫通電流が流れる期間である。しかし、こ
の発明によると、制御ノＪ？ルス発生回路１５から、第
９図Ｑ）に示すように、トランジスタＱ７のペースに対
して出力信号Ｓ２が与えられている。この出力信号Ｓ２
は、トランジスタＱ３がタイミングｔ１ですぐにオンす
るのを遅延させるパルスを含み、これによって上ｄ己ト
ラフリスタＱ３がオンになるのは前記タイミングｔノか
ら期間Ｔ１分遅延させられる。そして、トランジスタＱ
１が充分にオフ状態となったとき（タイミングｔ１）に
、始めてこのトランジスタＱ３はオンする。従って、ト
ランジスタＱｌ、Ｑ３が同時にオンして貫通電流が流れ
るのを防止できる。
また、トランジスタＱ２ｅＱ３がオン状態で、トランジ
スタＱ Ｊ ｔ Ｑ ４がオフ状態のときから反転する
場合（リバースモードからフォワードモードに制御され
た場合）も同様に、今度はトランジスタＱ４のオン移行
時間が遅延される。
スタＱ Ｊ ｔ Ｑ ４がオフ状態のときから反転する
場合（リバースモードからフォワードモードに制御され
た場合）も同様に、今度はトランジスタＱ４のオン移行
時間が遅延される。
このときの動作波形は、第９図のタイミングｔ３〜ｔ４
に示すように、期間７１分だけ、つまシトランリスタＱ
２が充分にオフするまで、トランジスタＱ４のオン移行
が信号Ｓ３によって遅延される。よって、端子Ｍ←〕側
における貫通電流も防止される。
に示すように、期間７１分だけ、つまシトランリスタＱ
２が充分にオフするまで、トランジスタＱ４のオン移行
が信号Ｓ３によって遅延される。よって、端子Ｍ←〕側
における貫通電流も防止される。
なお、上記電流切換制御回路は、直流モータの回転方向
を切りかえる集積回路として実現可能であるが、直流モ
ータのみに限定されるものではなく、第１．第２の端子
間の電流方向を切換可能な各種の負荷に適用できる。
を切りかえる集積回路として実現可能であるが、直流モ
ータのみに限定されるものではなく、第１．第２の端子
間の電流方向を切換可能な各種の負荷に適用できる。
上記したような電流切換制御回路によれば、トランジス
タＱ ｓ ｒ Ｑ ４がそれぞれオフからオンへ移行す
る際にその動作を遅延させるパルスを与える手段（制御
パルス発生回路）を設けることにより、トランジスタＱ
ｌ ｅＱ２の蓄積効果によるオフ時間遅れを補償し、正
確な動作を得ることができる。また、貫通電流が無いこ
とから、周辺回路及び出力トランジスタの安全が保償さ
れ、信頼性を得るとともに、周辺回路の設計も自由度が
拡大される。
タＱ ｓ ｒ Ｑ ４がそれぞれオフからオンへ移行す
る際にその動作を遅延させるパルスを与える手段（制御
パルス発生回路）を設けることにより、トランジスタＱ
ｌ ｅＱ２の蓄積効果によるオフ時間遅れを補償し、正
確な動作を得ることができる。また、貫通電流が無いこ
とから、周辺回路及び出力トランジスタの安全が保償さ
れ、信頼性を得るとともに、周辺回路の設計も自由度が
拡大される。
ところで、上記電流切換制御回路においては、前記制御
ノ４ルスＳ２，８３を発生するため制御パルス発生回路
１５の具体的構成が詳細に示されてはいない。
ノ４ルスＳ２，８３を発生するため制御パルス発生回路
１５の具体的構成が詳細に示されてはいない。
本発明は上記の事情に鑑みてなされたもので、第１．第
２の端子間の電流方向を切換可能な負荷に対する出力電
流方向切換時に出力トランジスタに貫通電流が流れるこ
とを防止するための制御パルスを発生する制御パルス発
生回路を備えた電流切換制御回路を提供するものである
。
２の端子間の電流方向を切換可能な負荷に対する出力電
流方向切換時に出力トランジスタに貫通電流が流れるこ
とを防止するための制御パルスを発生する制御パルス発
生回路を備えた電流切換制御回路を提供するものである
。
即ち、本発明の電流切換制御回路は、出力電流方向切換
時に出力トランジスタに共通電流が流れることを防止す
るだめの制御パルスを発生する制御パルス発生回路とし
て、制御入力パルスを反転させ、この反転／’Ｐルスの
前縁、後縁に同期してコンデンサを充放電させ、このコ
ンデンサの一端電圧を基準電圧と電圧比較させるように
した第１のパルス発生回路と、前記制御入力パルスの前
縁、後縁に同期してコンデンサを充放電させ、このコン
デンサの一端電圧を基準電圧と比較させるよりにした第
２のノＪ？ルス発生回路とを具備することを特徴とする
ものである。
時に出力トランジスタに共通電流が流れることを防止す
るだめの制御パルスを発生する制御パルス発生回路とし
て、制御入力パルスを反転させ、この反転／’Ｐルスの
前縁、後縁に同期してコンデンサを充放電させ、このコ
ンデンサの一端電圧を基準電圧と電圧比較させるように
した第１のパルス発生回路と、前記制御入力パルスの前
縁、後縁に同期してコンデンサを充放電させ、このコン
デンサの一端電圧を基準電圧と比較させるよりにした第
２のノＪ？ルス発生回路とを具備することを特徴とする
ものである。
このような構成によって、所望のタイミングを有する制
御パルス出力を得ることができる。
御パルス出力を得ることができる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図に示す制御パルス発生回路において、３１は
第８図に示した信号Ｓ１を制御入力として第１の信号Ｓ
２を出力する第１のパルス発生回路、３２は同じく上記
信号Ｓ１を入力として第２の信号Ｓ３を出力する第２の
パルス発生回路である。上記第１のパルス発生回路３１
において、３３は入力信号Ｓノを反転させるインバータ
回路、３４は上記インノぐ一タ回路３３の出力信号がペ
ースに印加され、エミッタが接地され、コレクタが定電
流源（あるいは抵抗でもよい）３５を介してｖｃｃ電源
に接続された入力スイッチ用のＮＰＮ形トランジスタ、
Ｃは上記コレクタと接地端との間に接続されたコンデン
サ、３６は上記コレクタに非反転入力端←）が接続され
反転入力端（−少に基準電圧Ｖ、 （前記■ｃｃ電源電
圧と接地電位との間の所定電圧）が印加された電圧比較
器、３７は上記電圧比較器３６の出力と前記インバータ
回路３３の出力との論理和をとって信号Ｓ２を出力する
オア回路である。第２のパルス発生回路３２ ｉｄ％上
記８１４１のパルス発生回路３１に比べて、インバータ
回路３３が省略されておシ、入力信号Ｓ１か入力スイッ
チ川トランジスタ３４およびオア回路３７に導かれてい
る点が異なＱｌその他は同じであるので同じ符号に′を
付している。
る。第１図に示す制御パルス発生回路において、３１は
第８図に示した信号Ｓ１を制御入力として第１の信号Ｓ
２を出力する第１のパルス発生回路、３２は同じく上記
信号Ｓ１を入力として第２の信号Ｓ３を出力する第２の
パルス発生回路である。上記第１のパルス発生回路３１
において、３３は入力信号Ｓノを反転させるインバータ
回路、３４は上記インノぐ一タ回路３３の出力信号がペ
ースに印加され、エミッタが接地され、コレクタが定電
流源（あるいは抵抗でもよい）３５を介してｖｃｃ電源
に接続された入力スイッチ用のＮＰＮ形トランジスタ、
Ｃは上記コレクタと接地端との間に接続されたコンデン
サ、３６は上記コレクタに非反転入力端←）が接続され
反転入力端（−少に基準電圧Ｖ、 （前記■ｃｃ電源電
圧と接地電位との間の所定電圧）が印加された電圧比較
器、３７は上記電圧比較器３６の出力と前記インバータ
回路３３の出力との論理和をとって信号Ｓ２を出力する
オア回路である。第２のパルス発生回路３２ ｉｄ％上
記８１４１のパルス発生回路３１に比べて、インバータ
回路３３が省略されておシ、入力信号Ｓ１か入力スイッ
チ川トランジスタ３４およびオア回路３７に導かれてい
る点が異なＱｌその他は同じであるので同じ符号に′を
付している。
第２図は、上記第１図の制御パルス発生回路の具体的回
路例を示しておシ、前記電圧比較器３６ 、 Ｊ ６’
はエミッタが共通接続された差動動作用のＰＮＰ形トラ
ンソスタ４１．４２と、上記エミック共通接続点とＶｃ
ｃ電源との間に接続された抵抗４３と、上記差動用トラ
ンジスタ４１゜４２の負荷となるカレントミラー接続さ
れたＮＰＮ形トランジスタ４４．４５と、比較電圧入力
および基準電圧入力に応じて前記差動用トランジスタ４
１．４２のペースを駆動する駆動用トランジスタ４６．
４７と、この駆動用トランジスタ４６．４７の負荷とな
る抵抗４８．４９とからなる。また、オア回路３７は、
２入力が各対応してペースに印加され、エミッタが接地
され、コレクタが共通接続された２個のＮＰＮ形トラン
ジスタ５０．５１と、上記コレクタ共通接続点とｖｃｃ
電源との間に接続された負荷抵抗５２と、上記コレクタ
共通接続点にペースが接続され、エミッタが接地され、
コレクタが出力端となる出力用のＮＰＮ形トランジスタ
５３とからなる。また、インバータ回路３３は、ＮＰＮ
形のトランジスタ５４のペースに前記入力信号Ｓノが印
加され、そのエミッタが接地され、コレクタが負荷抵抗
５５を介してｖｃｅ電源に接続されてなる。なお、５６
〜６０はそれぞれ抵抗である。また、前記抵抗４３．４
Ｂ、４９゜５２．５５は定電流源回路に置き換えてもよ
い。
路例を示しておシ、前記電圧比較器３６ 、 Ｊ ６’
はエミッタが共通接続された差動動作用のＰＮＰ形トラ
ンソスタ４１．４２と、上記エミック共通接続点とＶｃ
ｃ電源との間に接続された抵抗４３と、上記差動用トラ
ンジスタ４１゜４２の負荷となるカレントミラー接続さ
れたＮＰＮ形トランジスタ４４．４５と、比較電圧入力
および基準電圧入力に応じて前記差動用トランジスタ４
１．４２のペースを駆動する駆動用トランジスタ４６．
４７と、この駆動用トランジスタ４６．４７の負荷とな
る抵抗４８．４９とからなる。また、オア回路３７は、
２入力が各対応してペースに印加され、エミッタが接地
され、コレクタが共通接続された２個のＮＰＮ形トラン
ジスタ５０．５１と、上記コレクタ共通接続点とｖｃｃ
電源との間に接続された負荷抵抗５２と、上記コレクタ
共通接続点にペースが接続され、エミッタが接地され、
コレクタが出力端となる出力用のＮＰＮ形トランジスタ
５３とからなる。また、インバータ回路３３は、ＮＰＮ
形のトランジスタ５４のペースに前記入力信号Ｓノが印
加され、そのエミッタが接地され、コレクタが負荷抵抗
５５を介してｖｃｅ電源に接続されてなる。なお、５６
〜６０はそれぞれ抵抗である。また、前記抵抗４３．４
Ｂ、４９゜５２．５５は定電流源回路に置き換えてもよ
い。
次に、上記構成による制御ノクルス発生回路の動作につ
いて第３図を参照して説明する。
いて第３図を参照して説明する。
１″Ｑ！！Ｓ ７７ｂｓｒ、ｖ−ｚｙｖｃｖｌ ＠ （
７″７−゛１モードのとき）、第１のパルス発生回路３
１においては、インバータ回路３３の出力がＨレベル、
トランジスタ３４がオン状態であＱ１電圧比較器３６の
比較電圧入力は接地電位であシ、比較出力はＬレベルで
あるが、オア回路３７ｒｌｉ一方の入力（インバータ回
路３３の出力）がＨレベルであるので信号Ｓ２はＨレベ
ルである。
７″７−゛１モードのとき）、第１のパルス発生回路３
１においては、インバータ回路３３の出力がＨレベル、
トランジスタ３４がオン状態であＱ１電圧比較器３６の
比較電圧入力は接地電位であシ、比較出力はＬレベルで
あるが、オア回路３７ｒｌｉ一方の入力（インバータ回
路３３の出力）がＨレベルであるので信号Ｓ２はＨレベ
ルである。
このとき、第２のパルス発生回路３２においては、トラ
ンジスタ３４′はオフ状態であシ、電圧比較器３６′の
電圧比較入力（コンデンサＣ′の端子電圧であって十分
に充電されているのでｖｃｃ寛位になっている）が基準
電圧■８より高く、比較出力はＨレベルであり、オア回
路３７′の出力信号Ｓ３はＨレベルである。
ンジスタ３４′はオフ状態であシ、電圧比較器３６′の
電圧比較入力（コンデンサＣ′の端子電圧であって十分
に充電されているのでｖｃｃ寛位になっている）が基準
電圧■８より高く、比較出力はＨレベルであり、オア回
路３７′の出力信号Ｓ３はＨレベルである。
次に、時刻ｔノで入力信号ＳノがＬレベルからＨレベル
になる（リバースモードに切り換わる）と、第１のパル
ス発生回路３ノにおいては、インバータ回路３３の出力
がＬレベル、トランジスタ３４がオフ状態になり、定電
流源３５からの定電流■によりコンデンサＣの充電が開
始する。このとき、オア回路３７０両入力ともＬレベル
であり、出力信号Ｓ２はＬレベルに反転する。そして、
一定時間ＴＩ後（時刻１２）にコンデンサＣの端子電圧
が基準電圧Ｖ、を越えると、電圧比較器３６の比較出力
がＨレベルに反転するので、オア回路３７の出力信号Ｓ
２はＨレベルに戻る。この場合、上記Ｔ１は出力信号Ｓ
２のパルス幅（Ｌレベル期間）に相当し、次式（１）で
示される。
になる（リバースモードに切り換わる）と、第１のパル
ス発生回路３ノにおいては、インバータ回路３３の出力
がＬレベル、トランジスタ３４がオフ状態になり、定電
流源３５からの定電流■によりコンデンサＣの充電が開
始する。このとき、オア回路３７０両入力ともＬレベル
であり、出力信号Ｓ２はＬレベルに反転する。そして、
一定時間ＴＩ後（時刻１２）にコンデンサＣの端子電圧
が基準電圧Ｖ、を越えると、電圧比較器３６の比較出力
がＨレベルに反転するので、オア回路３７の出力信号Ｓ
２はＨレベルに戻る。この場合、上記Ｔ１は出力信号Ｓ
２のパルス幅（Ｌレベル期間）に相当し、次式（１）で
示される。
Ｔ１−」兄Ｌ ・・・（１）■
なお、定電流源３５に代えて抵抗Ｒを用いたときには、
Ｔ１は次式で示される。
Ｔ１は次式で示される。
これに対して、前記時刻ｔ１のとき、第２のパルス発生
回路３２においては、トランジスタ３４′がオン状態に
、ｌ）、コンデンサＣ′の電荷が放電され、電圧比較器
３６′の比較出力はＬレベルに反転するが、オア回路３
７′の一方の入力（入力信号Ｓ１）がＨレベルになって
いるので出力信号Ｓ３はＨレベルのままである。
回路３２においては、トランジスタ３４′がオン状態に
、ｌ）、コンデンサＣ′の電荷が放電され、電圧比較器
３６′の比較出力はＬレベルに反転するが、オア回路３
７′の一方の入力（入力信号Ｓ１）がＨレベルになって
いるので出力信号Ｓ３はＨレベルのままである。
この後、入力信号Ｓ１がＨレベルの状態（リパースモー
ドの状態）が続いている間は、第１のパルス発生回路３
１においては、電圧比較器３６の比較出力はＨレベルで
あるので、オア回路３７の出力信号Ｓ３はＨレベルのま
まである。
ドの状態）が続いている間は、第１のパルス発生回路３
１においては、電圧比較器３６の比較出力はＨレベルで
あるので、オア回路３７の出力信号Ｓ３はＨレベルのま
まである。
同様に、第２のノＪ？ルス発生回路３２においては、オ
ア回路３７′の一方の入力（入力信号Ｓ１）がＨレベル
であるので、出力信号Ｓ３はＨレベルの′１まである。
ア回路３７′の一方の入力（入力信号Ｓ１）がＨレベル
であるので、出力信号Ｓ３はＨレベルの′１まである。
次に、時刻ｔ３で入力信号Ｓ１がＨレベルからＬレベル
になる（フォワードモードになる）と、第１のパルス発
生回路３１においては、インバータ回路３３の出力かＨ
レベル、トランジスタ３４がオン状態になシ、電圧比較
器３６の比較出力はＬレベルに反転するが、オア回路３
７の一方の入力（インバータ回路３３の出力）はＨレベ
ルであるので出力信号Ｓ２はＨレベルのままである。こ
れに対して、第２のパルス発生回路３２においては、ト
ランジスタ３４′がオフ状態になシ、コンデンサＣ′の
充電が開始する。
になる（フォワードモードになる）と、第１のパルス発
生回路３１においては、インバータ回路３３の出力かＨ
レベル、トランジスタ３４がオン状態になシ、電圧比較
器３６の比較出力はＬレベルに反転するが、オア回路３
７の一方の入力（インバータ回路３３の出力）はＨレベ
ルであるので出力信号Ｓ２はＨレベルのままである。こ
れに対して、第２のパルス発生回路３２においては、ト
ランジスタ３４′がオフ状態になシ、コンデンサＣ′の
充電が開始する。
このとき、オア回路３７′の両入力ともＬレベルであ夛
、出力信号Ｓ３はＬレベルに反転する。
、出力信号Ｓ３はＬレベルに反転する。
そして、Ｔ１時間後の時刻ｔ４に電圧比較器３６′の比
較出力がＨレベルに反転するので、オア回路３７′の出
力信号Ｓ３はＨレベルに戻る。
較出力がＨレベルに反転するので、オア回路３７′の出
力信号Ｓ３はＨレベルに戻る。
上述した動作によって、第９図に示したような所要のタ
イミングを有する信号８２．Ｓ３が得られる。なお、上
記信号Ｓ２に代えて第１のパルス発生回路３１の電圧比
較器３６の比較出力、また信号Ｓ３に代えて第２のノ？
ルス発生回路３２の電圧比較器３６′の比較出力を用い
ても第８図の電流切換制御回路において貫通電流を防止
するように制御することが可能である。
イミングを有する信号８２．Ｓ３が得られる。なお、上
記信号Ｓ２に代えて第１のパルス発生回路３１の電圧比
較器３６の比較出力、また信号Ｓ３に代えて第２のノ？
ルス発生回路３２の電圧比較器３６′の比較出力を用い
ても第８図の電流切換制御回路において貫通電流を防止
するように制御することが可能である。
第４図は本発明の他の実施例を示してお９、第１図に示
した実施例に比べて、オア回路６０が異なシ、その他は
同じであるので同一符号を付してその説明を省略する。
した実施例に比べて、オア回路６０が異なシ、その他は
同じであるので同一符号を付してその説明を省略する。
上記オア回路６０は、第１のパルス発生回路３ノの電圧
比較器３６の出力と第２のパルス発生回路３２の電圧比
較器３６′の出力との論理和をとって出力信号Ｓ２．Ｓ
３を合成して出力するようになっている。即ち、その具
体的回路例は第５図に示すよ ′うなものであシ、
オア回路６０は２入力用の２２個のＮＰＮ形トランジス
タ６１．６２と、その負 ６荷抵抗６３と、オア出
力（Ｓ２．Ｓ３）を２系 ト列に分岐してそれぞれ
取シ出すための２個の出 ≠力回路とからなシ、こ
の２個の出力回路はそれ 灰ぞれ抵抗６４と出力用
のＮＰＮ形トランジスタ 〔６５とからなる。な
お、第５図において、前記第２図中と同一部分には同一
符号を示している。 拝したがって、上記第４図の
回路によれば、その 該動作タイミングは第６図に
示すようになる。 ２このように出力信号８２．
８３の合成信号を ）゛第８図のトランジスタＱ
ｓ ｔ Ｑ ４に加えること 杉によって、信号Ｓ
２はトランジスタＱ３がオフ ４．しからオンになる
時間を遅らせるだけでなく、トランジスタＱ４をオン状
態から直ぐにオフ状態 リに反転させる。これによ
って、トランジスタ 踏Ｑ４のオンからオフへの
動作遅れが少しありた 絹としてもトランジスタＱ
ｚ ｐ Ｑ ４の経路の貫通 多グスタＱ４がオ
フからオンになる時間を遅らせＩだけでなく、トランジ
スタＱ３をオン状態かｌ直ぐにオフ状態に反転させる。
比較器３６の出力と第２のパルス発生回路３２の電圧比
較器３６′の出力との論理和をとって出力信号Ｓ２．Ｓ
３を合成して出力するようになっている。即ち、その具
体的回路例は第５図に示すよ ′うなものであシ、
オア回路６０は２入力用の２２個のＮＰＮ形トランジス
タ６１．６２と、その負 ６荷抵抗６３と、オア出
力（Ｓ２．Ｓ３）を２系 ト列に分岐してそれぞれ
取シ出すための２個の出 ≠力回路とからなシ、こ
の２個の出力回路はそれ 灰ぞれ抵抗６４と出力用
のＮＰＮ形トランジスタ 〔６５とからなる。な
お、第５図において、前記第２図中と同一部分には同一
符号を示している。 拝したがって、上記第４図の
回路によれば、その 該動作タイミングは第６図に
示すようになる。 ２このように出力信号８２．
８３の合成信号を ）゛第８図のトランジスタＱ
ｓ ｔ Ｑ ４に加えること 杉によって、信号Ｓ
２はトランジスタＱ３がオフ ４．しからオンになる
時間を遅らせるだけでなく、トランジスタＱ４をオン状
態から直ぐにオフ状態 リに反転させる。これによ
って、トランジスタ 踏Ｑ４のオンからオフへの
動作遅れが少しありた 絹としてもトランジスタＱ
ｚ ｐ Ｑ ４の経路の貫通 多グスタＱ４がオ
フからオンになる時間を遅らせＩだけでなく、トランジ
スタＱ３をオン状態かｌ直ぐにオフ状態に反転させる。
これによって、ランリスタＱ３のオンからオフへの動作
遅れにあったとしてもトランジスタＱｌ、Ｑ３の経ｉの
貫通電流を防止できる。
遅れにあったとしてもトランジスタＱｌ、Ｑ３の経ｉの
貫通電流を防止できる。
発明の効果〕
上述したように本発明によれば、負荷の第１゜２２０端
子間に供給する出力電流の電流方向切１時に出力トラン
ジスタに貫通電流が流れるこを防止するための制御パル
スを発生する制御−ルス発生回路を備えた電流切換制御
回路を実（できる。
子間に供給する出力電流の電流方向切１時に出力トラン
ジスタに貫通電流が流れるこを防止するための制御パル
スを発生する制御−ルス発生回路を備えた電流切換制御
回路を実（できる。
１面の簡単な説明
第１図は本発明に係る電流切換制御回路の−（施例を示
す構成説明図、第２図は第１図の回シの具体例を示す回
路図、第３図は第１図の回シの動作を示すタイミング波
形図、第４図は本５明の他の実施例を示す構成説明図、
第５図は第４図の回路の動作を示すタイミング波形図、
第７図は従来の電流切換制御回路を示す回路図、第８図
は従来考えられている電流切換制御回路を示す回路図、
第９図は第８図の回路の動作を示すタイミング波形図で
ある。
す構成説明図、第２図は第１図の回シの具体例を示す回
路図、第３図は第１図の回シの動作を示すタイミング波
形図、第４図は本５明の他の実施例を示す構成説明図、
第５図は第４図の回路の動作を示すタイミング波形図、
第７図は従来の電流切換制御回路を示す回路図、第８図
は従来考えられている電流切換制御回路を示す回路図、
第９図は第８図の回路の動作を示すタイミング波形図で
ある。
３１・・・第１のパルス発生回路、３２・・・第２のＡ
？パルス発生回路３３・・・インバータ回路、３６゜３
６′・・・電圧比較器、３７．．９７’、６０・・・オ
ア回路、Ｃ・・・コンデンサ。
？パルス発生回路３３・・・インバータ回路、３６゜３
６′・・・電圧比較器、３７．．９７’、６０・・・オ
ア回路、Ｃ・・・コンデンサ。
出願人代理人 弁理士 鈴 江 武 彦第１図
Ｌ −
−−Ｊ第３図 第 ４ 図 昭和 年 月 口
−−Ｊ第３図 第 ４ 図 昭和 年 月 口
Claims (3)
- （１）第１、第２の端子間に電流を流すことにより駆動
される負荷と、第１の電源端子と前記第１の端子間及び
前記第１の電源端子と前記第２の端子間にそれぞれコレ
クタ・エミッタ電流路が接続される第１、第２のトラン
ジスタと、前記第１の端子と第２の電源端子間及び前記
第２の端子と前記第２の電源端子間にそれぞれコレクタ
・エミッタ電流路が接続される第３、第４のトランジス
タと、前記第１、第４のトランジスタによる第１の組と
前記第２、第３のトランジスタによる第２の組とのバイ
アスが各組で互いに順方向、逆方向となるように任意に
切換えるバイアス手段と、前記第３、第４のトランジス
タがオフからオンに移行するのをそれぞれ遅延させるた
めの制御パルスを各第３、第４のトランジスタのバイア
ス回路へ与える制御パルス発生回路とを具備した電流切
換制御回路において、前記制御パルス発生回路は前記第
１乃至第４のトランジスタを切換制御するための制御入
力パルスを反転させるインバータ回路と、このインバー
タ回路の出力パルスの前縁、後縁に同期して放電動作の
うちの相異なる一方の動作を開始するコンデンサおよび
このコンデンサの一端電圧と基準電圧とを電圧比較する
電圧比較器とを有する第１のパルス発生回路と、前記制
御入力パルスの前縁、後縁に同期して充放電動作のうち
の相異なる一方の動作を開始するコンデンサならびにこ
のコンデンサの一端電圧と基準電圧とを電圧比較する電
圧比較器とを有する第２のパルス発生回路とを具備して
なることを特徴とする電流切換制御回路。 - （２）前記第１のパルス発生回路は、その電圧比較器の
出力と前記インバータ回路の出力パルスとの論理処理を
行なう回路をさらに有し、前記第２のパルス発生回路は
、その電圧比較器の出力と前記制御入力パルスとの論理
処理を行なう回路をさらに有することを特徴とする前記
特許請求の範囲第１項記載の電流切換制御回路。 - （３）前記第１のパルス発生回路の電圧比較器の出力と
前記第２のパルス発生回路の電圧比較器の出力との論理
処理を行なう回路をさらに具備することを特徴とする前
記特許請求の範囲第１項記載の電流切換制御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276129A JPS61157277A (ja) | 1984-12-28 | 1984-12-28 | 電流切換制御回路 |
| EP85105061A EP0160896B1 (en) | 1984-05-10 | 1985-04-25 | Current flow reversing circuit |
| DE8585105061T DE3575246D1 (de) | 1984-05-10 | 1985-04-25 | Stromflussumkehrschaltkreis. |
| US06/729,662 US4651269A (en) | 1984-05-10 | 1985-05-02 | Current flow reversing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276129A JPS61157277A (ja) | 1984-12-28 | 1984-12-28 | 電流切換制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61157277A true JPS61157277A (ja) | 1986-07-16 |
Family
ID=17565189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59276129A Pending JPS61157277A (ja) | 1984-05-10 | 1984-12-28 | 電流切換制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61157277A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01248989A (ja) * | 1988-03-29 | 1989-10-04 | Mitsuba Electric Mfg Co Ltd | 直流モータ制御用回路 |
| JPH02214218A (ja) * | 1989-02-15 | 1990-08-27 | Nohmi Bosai Ltd | 極性転換回路 |
| JPH0435219A (ja) * | 1990-05-25 | 1992-02-06 | Toshiba Corp | 負荷駆動回路 |
-
1984
- 1984-12-28 JP JP59276129A patent/JPS61157277A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01248989A (ja) * | 1988-03-29 | 1989-10-04 | Mitsuba Electric Mfg Co Ltd | 直流モータ制御用回路 |
| JPH02214218A (ja) * | 1989-02-15 | 1990-08-27 | Nohmi Bosai Ltd | 極性転換回路 |
| JPH0435219A (ja) * | 1990-05-25 | 1992-02-06 | Toshiba Corp | 負荷駆動回路 |
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