JPS61156909A - カレント・ミラ−回路 - Google Patents
カレント・ミラ−回路Info
- Publication number
- JPS61156909A JPS61156909A JP59280318A JP28031884A JPS61156909A JP S61156909 A JPS61156909 A JP S61156909A JP 59280318 A JP59280318 A JP 59280318A JP 28031884 A JP28031884 A JP 28031884A JP S61156909 A JPS61156909 A JP S61156909A
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- Japan
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- transistor
- voltage
- collector
- current
- emitter
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＩＣ等の電気回路に用いられるカレント・ミ
ラー回路に関するものである。
ラー回路に関するものである。
従来の技術
従来のカレント・ミラー回路は、一般に第４図に示す構
成であった。すなわち、特性上、全く同一のトランジス
タ１．２．３によって構成され、トランジスタ１のコレ
クタから引き出される電流と全んど同一の電流がトラン
ジスタ３のコレクタから出力される。この場合、トラン
ジスタ１のコレクタを流れる電流ＩＣ１とトランジスタ
３から出力される電流ＩＣ３との比（ミラー比）Ｋは、
アーリー効果を考えない時には、次の様な式で表わされ
る。
成であった。すなわち、特性上、全く同一のトランジス
タ１．２．３によって構成され、トランジスタ１のコレ
クタから引き出される電流と全んど同一の電流がトラン
ジスタ３のコレクタから出力される。この場合、トラン
ジスタ１のコレクタを流れる電流ＩＣ１とトランジスタ
３から出力される電流ＩＣ３との比（ミラー比）Ｋは、
アーリー効果を考えない時には、次の様な式で表わされ
る。
ここでｈｆｅ は、トランジスタの電流増幅率である
。
。
発明が解決しようとする問題点
このような回路を実際に用いる場合には、一般にアーリ
ー効果の影響がでる、このアーリー効果トハ、例えば、
トランジスタのベース・コレクタ間の電圧が増加した場
合に、ベース・コレクタ間の空乏層が拡がり、実質的に
ペース領域の幅が狭くなり、コレクタ電流が増加するこ
とであり、次のような式で表わされる。
ー効果の影響がでる、このアーリー効果トハ、例えば、
トランジスタのベース・コレクタ間の電圧が増加した場
合に、ベース・コレクタ間の空乏層が拡がり、実質的に
ペース領域の幅が狭くなり、コレクタ電流が増加するこ
とであり、次のような式で表わされる。
Ｉ。＝Ｉ、 −（１＋ＶｃＥ ／ＶＡ ）”！Ｐ（ＶＢ
Ｅ ／ｖＴ）・・・・・・・・・（− ここで、ｖｃＥ はトランジスタのエミッタ・コレクタ
間電圧、ｖＡはアーリー電圧、ｖＢＥはトランジスタの
ベース・エミッタ間電圧、ｖＴはｖＴ＝ｋＴ／ｑ で
与えられる（ｋ：ボルツマン定数、Ｔは絶対温度、ｑは
単位電荷量）、工ｓはトランジスタによって決まる飽和
電流である。
Ｅ ／ｖＴ）・・・・・・・・・（− ここで、ｖｃＥ はトランジスタのエミッタ・コレクタ
間電圧、ｖＡはアーリー電圧、ｖＢＥはトランジスタの
ベース・エミッタ間電圧、ｖＴはｖＴ＝ｋＴ／ｑ で
与えられる（ｋ：ボルツマン定数、Ｔは絶対温度、ｑは
単位電荷量）、工ｓはトランジスタによって決まる飽和
電流である。
すなわち、第５図に示す回路のようにカレント・ミラー
を用いた場合には、トランジスタ１と３のｖｃＥ が
必ずしも一致しない。第５図で１，２゜３はトランジス
タ、４は負荷抵抗、６は定電圧源、６は電源用定電圧源
を示す。この場合に、式（２）を考慮して、ミラー比を
求めてみると、トランジスタ１，３の各コレクタ電流Ｉ
Ｃ１”Ｃ３がＩＣ１＝ＩＳ°（１＋ｖＣＥ１／ｖＡ）°
０１ｐ（ｖＢＥ１／ｖＴ）・・・・・・・・・（３） ＩＣ３＝ＩＳ” （１＋ｖＣＥ３／ ｖＡ） ’ ”ｐ
（■ＢＥ３／ｖＴ）・・・・・・・・・（４ であり、。
を用いた場合には、トランジスタ１と３のｖｃＥ が
必ずしも一致しない。第５図で１，２゜３はトランジス
タ、４は負荷抵抗、６は定電圧源、６は電源用定電圧源
を示す。この場合に、式（２）を考慮して、ミラー比を
求めてみると、トランジスタ１，３の各コレクタ電流Ｉ
Ｃ１”Ｃ３がＩＣ１＝ＩＳ°（１＋ｖＣＥ１／ｖＡ）°
０１ｐ（ｖＢＥ１／ｖＴ）・・・・・・・・・（３） ＩＣ３＝ＩＳ” （１＋ｖＣＥ３／ ｖＡ） ’ ”ｐ
（■ＢＥ３／ｖＴ）・・・・・・・・・（４ であり、。
ｖＢＥｌ ＝ ＶＢＥ３ −・−（ｓ）
なので トナル、ココテＶＡ ＝ ５０ Ｖ 、 ＶＣＥ３＝
２．５Ｖ 。
なので トナル、ココテＶＡ ＝ ５０ Ｖ 、 ＶＣＥ３＝
２．５Ｖ 。
ｖｃＥ１＝１．６ｖとするとに＝１．０２ となり、
ｖｃＥの差が１ｖであっても２％もの電流誤差が生じて
しまい、電流オフセットを抑えたい回路には不都合を生
じる。
ｖｃＥの差が１ｖであっても２％もの電流誤差が生じて
しまい、電流オフセットを抑えたい回路には不都合を生
じる。
そこで、本発明はかかる点に鑑みてなされたもので、簡
易な構成で、電流誤差を減少させるカレント・ミラー回
路を提供することを目的としている。
易な構成で、電流誤差を減少させるカレント・ミラー回
路を提供することを目的としている。
問題点を解決するための手段
本発明は、上記問題点を解決するために、電流をコレク
タより入力される第１のトランジスタと、第１のトラン
ジスタのコレクタにベースが接続された第２のトランジ
スタと、第１のトランジスタのベースにべ〒スが接続さ
れ、コレクタより電流を出力する第３のトランジスタと
、第２のトランジスタのエミッタと第１のトランジスタ
のベースとの間のレベル・シフト回路から構成されてい
る。
タより入力される第１のトランジスタと、第１のトラン
ジスタのコレクタにベースが接続された第２のトランジ
スタと、第１のトランジスタのベースにべ〒スが接続さ
れ、コレクタより電流を出力する第３のトランジスタと
、第２のトランジスタのエミッタと第１のトランジスタ
のベースとの間のレベル・シフト回路から構成されてい
る。
作 用
本発明は上記した構成により、第１と第３のトランジス
タのエミッタ・コレクタ間電圧を等しくし、アーリー効
果を同等にしてミラー比を改善するものである。
タのエミッタ・コレクタ間電圧を等しくし、アーリー効
果を同等にしてミラー比を改善するものである。
実施例
以下本発明の一実施例のカレントミラー回路について、
図面を参照しながら説明する。
図面を参照しながら説明する。
第１図は本発明の第１の実施例におけるカレント・ミラ
ーの回路図を示すものである。
ーの回路図を示すものである。
第１図において、１．２．３はトランジスタ、７はトラ
ンジスタ２のエミッタと、トランジスタ１と３のベース
の接合点とに接続されたレベルシフト回路であり、この
場合トランジスタ２のエミッタ電圧が、このレベルシフ
ト回路によって、レベルシフト回路がない場合よりも低
く設定される。
ンジスタ２のエミッタと、トランジスタ１と３のベース
の接合点とに接続されたレベルシフト回路であり、この
場合トランジスタ２のエミッタ電圧が、このレベルシフ
ト回路によって、レベルシフト回路がない場合よりも低
く設定される。
４は負荷抵抗、６は電圧源、６は電源用定電圧源である
。
。
以上のように構成されたカレントペラ−回路について、
以下その動作を説明する。
以下その動作を説明する。
この場合、７のレベルシフト回路による電流の損失はな
いとする。したがって、アーリー効果を考えない場合に
カレント・ミラーによって折り返される電流Ｉｃ３は があてはまる。
いとする。したがって、アーリー効果を考えない場合に
カレント・ミラーによって折り返される電流Ｉｃ３は があてはまる。
さて、今、電圧源５の電圧を１５、電源電圧６をｖｃｃ
Ｃｖ〕とすると、トランジスタ３のコレクタ・エミッタ
間電圧ｖｃＥ２は（ｖｃｃ−ｖＯ）である。
Ｃｖ〕とすると、トランジスタ３のコレクタ・エミッタ
間電圧ｖｃＥ２は（ｖｃｃ−ｖＯ）である。
そこで、レベルシフト回路のシフト電圧ＶｓをｖＳ＝ｖ
Ｏ（”ＢＥ２＋ｖＢＥ３） ””””’（８）に設
定すれば、トランジスタ１のコレクタエミッタ間電圧ｖ
ｃＥ１は ｖＣＥ１＝ＶＣ口■ＢＥ３−ｖＳ−ｖＢＥ２＝ｖＣＣ−
ｖＯ＝ｖＣＥ３・・・・・・・・・（９） となり、トランジスタ１と３のエミッタコレクタ間電圧
が一致する。
Ｏ（”ＢＥ２＋ｖＢＥ３） ””””’（８）に設
定すれば、トランジスタ１のコレクタエミッタ間電圧ｖ
ｃＥ１は ｖＣＥ１＝ＶＣ口■ＢＥ３−ｖＳ−ｖＢＥ２＝ｖＣＣ−
ｖＯ＝ｖＣＥ３・・・・・・・・・（９） となり、トランジスタ１と３のエミッタコレクタ間電圧
が一致する。
したがって、式（６）にあてはめると、となり、アーリ
ー効果による誤差が全く生じなくなるわけである。した
がって理論的な誤差としては式（７）による誤差であＬ
ｈｆｅが１ｏｏの場合を考えると、その誤差は０．０２
％となり極めて小さい誤差になる。
ー効果による誤差が全く生じなくなるわけである。した
がって理論的な誤差としては式（７）による誤差であＬ
ｈｆｅが１ｏｏの場合を考えると、その誤差は０．０２
％となり極めて小さい誤差になる。
以上のように本実施例によれば、カレント・ミラー回路
を構成するトランジスタ群にレベルシフト回路を付加し
たことにより、出力ダイナミックレンジを損なうことな
く、カレント・ミラーの電流誤差を最小に抑えることが
できる。
を構成するトランジスタ群にレベルシフト回路を付加し
たことにより、出力ダイナミックレンジを損なうことな
く、カレント・ミラーの電流誤差を最小に抑えることが
できる。
以下、本発明の他の実施例について、図面を参照しなが
ら説明する。
ら説明する。
第２図は、本発明の第２の実施例におけるカレントミラ
ーの回路図を示すものである。第２図において、１．２
．３はトランジスタ、４は負荷抵抗、５は定電圧源、６
は電源用定電圧源で以上は、第１図の構成と同じである
。８トランジスタ１と３のベースの接続点とトランジス
タ２のエミッタに接続された抵抗である。
ーの回路図を示すものである。第２図において、１．２
．３はトランジスタ、４は負荷抵抗、５は定電圧源、６
は電源用定電圧源で以上は、第１図の構成と同じである
。８トランジスタ１と３のベースの接続点とトランジス
タ２のエミッタに接続された抵抗である。
以上のように構成されたカレントミラーについて、以下
その動作を説明する。
その動作を説明する。
今、８の抵抗Ｒ８を流れる電流は、トランジスタ１とト
ランジスタ３のベース電流の和であり、抵抗８で、降下
する電圧ｖｓＲは、 ＶＳＲ＝ Ｒ８Ｘ （ＩＢ１＋ＩＢ３） ・・・−−
（１１）となる。そこで、Ｒ８の値を Ｒｓ”（”Ｏ（■ＢＥ２＋ｖＢＥ３ ））／ （”Ｂ１
十ＩＢ３）・・・・・・・・−（１２） （ｖｏ＝定電源の電圧） に選べば、トランジスタ１のエミッタ・コレクタ間電圧
ｖｃＥ１は ｖＣＥｌ”’ＣＣ’ＢＥ３−ｖＳＲ−ｖＢＥ２＝ｖＣＣ
’０＝ｖＣＥ３・・・・・・・・・ （１３） となす、トランジスタ３のエミッタ・コレクタ間電圧と
等しくなる。したがって、アーリー効果の影響はなく、
ミラー比が極めて１に近くなる。
ランジスタ３のベース電流の和であり、抵抗８で、降下
する電圧ｖｓＲは、 ＶＳＲ＝ Ｒ８Ｘ （ＩＢ１＋ＩＢ３） ・・・−−
（１１）となる。そこで、Ｒ８の値を Ｒｓ”（”Ｏ（■ＢＥ２＋ｖＢＥ３ ））／ （”Ｂ１
十ＩＢ３）・・・・・・・・−（１２） （ｖｏ＝定電源の電圧） に選べば、トランジスタ１のエミッタ・コレクタ間電圧
ｖｃＥ１は ｖＣＥｌ”’ＣＣ’ＢＥ３−ｖＳＲ−ｖＢＥ２＝ｖＣＣ
’０＝ｖＣＥ３・・・・・・・・・ （１３） となす、トランジスタ３のエミッタ・コレクタ間電圧と
等しくなる。したがって、アーリー効果の影響はなく、
ミラー比が極めて１に近くなる。
以上のように、従来のカレント・ミラーのトランジスタ
群の中に抵抗を挿入することで、容易に、ミラー比の高
いカレントミラーが得られる事となる。
群の中に抵抗を挿入することで、容易に、ミラー比の高
いカレントミラーが得られる事となる。
また、第３図には、本発明の第３の実施例におけるカレ
ント・ミラーの回路図を示す。第３図において、１．２
．３はトランジスタ、４は負荷抵抗６は定電圧源、６は
電源用定電圧源で以上は第１図の構成と同じである。９
はｎ個のダイオードである。
ント・ミラーの回路図を示す。第３図において、１．２
．３はトランジスタ、４は負荷抵抗６は定電圧源、６は
電源用定電圧源で以上は第１図の構成と同じである。９
はｎ個のダイオードである。
以上のように構成されたカレント・ミラーについて以下
その動作を説明する。
その動作を説明する。
いま、９のダイオードによって降下する電圧ｖｓＤはダ
イオード１つあたりの降下電圧をＶＤとすれば Ｖ３Ｄ＝ｎＸＶＤ−−−−−・−（１４）となる。そこ
で、ダイオードの＆ｎを、トランジスタ１と３のコレク
タ・エミッタ間電圧の差に応じて選ぶ、例えば、電圧差
ΔｖｃＥが ｖＣＥｌ ”ＣＨ２＝（ｖｃＣ’ＢＥ３ ’ＢＥ２ ”
ＳＤ） （’ＣＣ”０）＝（ＶＯ’ＢＥｆｉ ’ＢＥ２
） ’ＳＤ・・・・・・・・・（１５） となるので、ｌ ｄＶｃＥ ｌを最小とするように５を
決定すれば良い、すなわち、ダイオードの＆ｎをｌ Ｊ
ＶＣＥ ｌが最小となるように決定する。これにより、
トランジスタ１と３のコレクタ・エミッタ間電圧は、必
ず一致するわけでないが、差が極めて小さくなり、それ
によって、アーリー効果の影響が減少できることは明ら
かである。
イオード１つあたりの降下電圧をＶＤとすれば Ｖ３Ｄ＝ｎＸＶＤ−−−−−・−（１４）となる。そこ
で、ダイオードの＆ｎを、トランジスタ１と３のコレク
タ・エミッタ間電圧の差に応じて選ぶ、例えば、電圧差
ΔｖｃＥが ｖＣＥｌ ”ＣＨ２＝（ｖｃＣ’ＢＥ３ ’ＢＥ２ ”
ＳＤ） （’ＣＣ”０）＝（ＶＯ’ＢＥｆｉ ’ＢＥ２
） ’ＳＤ・・・・・・・・・（１５） となるので、ｌ ｄＶｃＥ ｌを最小とするように５を
決定すれば良い、すなわち、ダイオードの＆ｎをｌ Ｊ
ＶＣＥ ｌが最小となるように決定する。これにより、
トランジスタ１と３のコレクタ・エミッタ間電圧は、必
ず一致するわけでないが、差が極めて小さくなり、それ
によって、アーリー効果の影響が減少できることは明ら
かである。
さらに、第２，３の実施例の様に抵抗もしくはダイオー
ドを用いることは、集積回路において特に有用性が高い
。
ドを用いることは、集積回路において特に有用性が高い
。
なお、以上の実施例において、ＰＮＰ）ランジスタを用
いて説明したが、ＮＰＮトランジスタで構成しても良い
ことは自明である。
いて説明したが、ＮＰＮトランジスタで構成しても良い
ことは自明である。
発明の効果
以上のように本発明は、コレクタより電流が入力される
第１のトランジスタと第１のトランジスタのコレクタに
ベースが接続された第２のトランジスタと、第１のトラ
ンジスタのベースにベースが接続され、コレクタより電
流を出力する第３のトランジスタと、第２のトランジス
タのエミツタと第１と第３のトランジスタのベースの間
にはレベルシフト回路を設けた構成により、容易で且つ
安価な構成ながら、精度の高い（ミラー比が１に極めて
近い）折り返し電流が得られるものである。
第１のトランジスタと第１のトランジスタのコレクタに
ベースが接続された第２のトランジスタと、第１のトラ
ンジスタのベースにベースが接続され、コレクタより電
流を出力する第３のトランジスタと、第２のトランジス
タのエミツタと第１と第３のトランジスタのベースの間
にはレベルシフト回路を設けた構成により、容易で且つ
安価な構成ながら、精度の高い（ミラー比が１に極めて
近い）折り返し電流が得られるものである。
第１図は本発明の第１の実施例におけるカレントミラー
回路の回路図、第２図は本発明の第２の実施例における
カレント・ミラー回路の回路図、第３図は本発明の第３
の実施例におけるカレント・ミラー回路の回路図、第４
図は従来のカレント・ミラー回路の回路図、第６図は従
来のカレント・ミラー回路を用いた場合の回路図である
。 １．２，３・・・・・・トランジスタ、７・・・・・・
レベル・シフト回路、８・・・・・・抵抗、９・・・・
・・ｎ個のダイオード。
回路の回路図、第２図は本発明の第２の実施例における
カレント・ミラー回路の回路図、第３図は本発明の第３
の実施例におけるカレント・ミラー回路の回路図、第４
図は従来のカレント・ミラー回路の回路図、第６図は従
来のカレント・ミラー回路を用いた場合の回路図である
。 １．２，３・・・・・・トランジスタ、７・・・・・・
レベル・シフト回路、８・・・・・・抵抗、９・・・・
・・ｎ個のダイオード。
Claims (3)
- （１）コレクタより電流が入力される第１のトランジス
タと、第１のトランジスタのコレクタにベースが接続さ
れた第２のトランジスタと、第１のトランジスタのベー
スにベースが接続され、コレクタより電流を出力する第
３のトランジスタと、第２のトランジスタのエミッタと
第１と第３のトランジスタのベースの間にレベルシフト
回路があることを特徴とするカレント・ミラー回路。 - （２）レベルシフト回路は、抵抗によって構成されてい
ることを特徴とする特許請求の範囲第１項記載のカレン
ト・ミラー回路。 - （３）レベルシフト回路は、ダイオードによって構成さ
れていることを特徴とする特許請求の範囲第１項記載の
カレント・ミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59280318A JPS61156909A (ja) | 1984-12-27 | 1984-12-27 | カレント・ミラ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59280318A JPS61156909A (ja) | 1984-12-27 | 1984-12-27 | カレント・ミラ−回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61156909A true JPS61156909A (ja) | 1986-07-16 |
Family
ID=17623321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59280318A Pending JPS61156909A (ja) | 1984-12-27 | 1984-12-27 | カレント・ミラ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156909A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06236386A (ja) * | 1993-02-10 | 1994-08-23 | Yoshida Insatsusho:Kk | バーコードによるｅｏｓ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5536662B1 (ja) * | 1970-10-22 | 1980-09-22 | ||
| JPS58202611A (ja) * | 1982-05-21 | 1983-11-25 | Toshiba Corp | カレントミラ−回路 |
-
1984
- 1984-12-27 JP JP59280318A patent/JPS61156909A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5536662B1 (ja) * | 1970-10-22 | 1980-09-22 | ||
| JPS58202611A (ja) * | 1982-05-21 | 1983-11-25 | Toshiba Corp | カレントミラ−回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06236386A (ja) * | 1993-02-10 | 1994-08-23 | Yoshida Insatsusho:Kk | バーコードによるｅｏｓ装置 |
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