JPS61156864A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリ特にスタティック型ランダムア
クセス半導体メモリについて、そのメモリセルの高密度
化に伴い問題となってくる耐放射線強度の低下を防止す
る為の改良されたメモリセル構造を有する半導体メモリ
に関する。

〔従来の技術〕

従来、例えばＮＭＯ８構造のスタティック型うンダムア
クセスメそリセル部の等価回路は第４図に示すとおシで
あり、そのレイアウトパターンは第５図のようになって
いる。又、第５図においてＥ−Ｅ’で示した部分の一部
における断面構造は第６図に示すとおりであった。なお
、第５図および第６図においては、ｖｃｃラインおよび
負荷抵抗Ｒ０と几２を構成する第２層めの多結晶シリコ
ンパターン部分、すなわち、第４図にて破線で囲まれた
領域の図示は省略している。

第５図および第６図において、Ｐ−型シリコン基板１の
主面側に、フリップ７０ツブを構成する一対のＮチャネ
ル絶縁ゲート型電界効果トランジスタ（以下、ＦＥＴと
いうＱＱｌとＱ２の各ソース領域２と４及びドレイン領
域３と５となるＮ＋呈拡散領域（第５図においてはＮ＋
（Ｓ）　、　Ｎ＋Ｇ）と注記しである−がそれぞれ形成
されている。ＦＥＴ　Ｑ　１のドレイン領域３には、破
線の対角線で示すダイに、この多結晶シリコン訳巷屓Ｗ
ゴの一端上に１設けられた右下りの太線の対角線で示す
眉間コンタクト１０を介して、第２層めの多結晶シリコ
ン層から、なる第千図にＲ１で示した負荷抵抗が接続さ
れ、これによってＦＥＴＱ□と抵抗Ｒ１とで第１のイン
バータが構成されている。又、ＦＥＴＱ２のドレイン領
域５には、破線の対角線で示すダイレクトコンタクト１
２を介してＦＥＴＱ□の多結晶シリコンゲート電極９の
一端側が接続されると同時に、この多結晶シリコンゲー
ト電極９の他端に設けられた右下シの太線の対角線で示
す眉間コンタクト１１を介して、第２層めの多結晶シリ
コン層から成る第４図にル２で示した負荷抵抗が接続さ
れ、これによってＦＥＴＱ、と抵抗Ｒ２とで第２のイン
バータが構成されている。抵抗几□とｆ（＋２とは第２
層めの多結晶シリコン配線に、より電源ＶＣＣに接続さ
れている（但し第５図および第６図には示されていない
）。

のＦＥＴＱ３及びＱ４がそれぞれ設けられている。

ＦＥＴＱ３はＦＥＴ　Ｑ□と共通のドレイン領域３と、
コンタクト１４を介して第５図の縦方向に延びているア
ルミニウム配線２１によシデータ線りに接続されたＮ１
型拡散領域１６とをそれぞれ有している。ＦＥＴＱ４の
万感、ＦＥＴＱ２のドレイン領域５とは、ダイレクトコ
ンタクト１２を介して接続された多結晶シリコンゲート
電極９及びダイレクトコンタクト８を介して接続された
ドレイン領域１８と、コンタクト１５を介して第５図の
縦方向に延びているアルミニウム配線２０によシデータ
線りに接続されたＮ＋＋拡散領域１７とをそれぞれ有し
ている。又、ＦＥＴＱ工＋Ｑ２のソース領域λ４は、Ｎ
＋型型数散層領域２３共通配線層として、コンタクト１
９を介して第５図の縦方向に延びているアルミニウム配
線２２によシ接地電位に接続されている。

又、第６図において、２４はフィールド醸化膜、２５は
ゲート酸化膜、２６はダイレクトコンタクト部の基板内
部に前記第１層めの多結晶シリコン層を介して形成され
たＮ　＋　ｍ拡散領域、２７は前記第１層めの多結晶シ
リコン層と第２層めの多結晶シリコン層（図示せず）と
の絶縁の為の気相成長゛　　法によるシリコン酸化膜、
２８は第２層めの多結晶シリコン配線層（図示せず）と
アルミニウム配線層との絶縁の為の気相成長法によるリ
ンガラス層である。

〔発明が解決しようとする問題点〕

上記従来の半導体メモリの構造においては、第４図にお
けるメモリセルの節点Ａ、Ｂの容量値は、それぞれＦＥ
Ｔ　Ｑ□及びＦＥＴＱ２の平面的レイアウトパターン寸
法で決定するドレイン領域及びとのドレイン領域に接続
しているＮ＋型型数散層領域拡散層容量及びゲート電極
とシリコン基板間容量及び各種層間容量とから成るが、
第５図のようなレイアウトパターン構造で、ゲート酸化
膜厚が４００人程鹿の場合には、節点容量における拡散
層容量の占める割合は６０％程度になシ支配的となって
いる。

ところで近年の半導体メミソ家の大容量化高密度化に伴
い、メモリセル寸法はどんどん小さくなり、その寸法の
縮少化によって前記節点容量も小さくなる。ところがそ
の節点容量が小さくなシ過ぎると、α線等の放射線の入
射によシ基板中に発生したエレクトロンホールペアによ
〕、メモリセルに保存しているデータが反転してしまう
という問題点があり、寸法縮少化の妨げになっていた。

すなわち、フリップフロップ回路を構成する一対のＦＥ
ＴＱＩ　ＩＱｚのうち、オフとなっているＦＥＴのドレ
イン領域の近傍にα線等が入射すると、Ｐ−ｉシリコン
基板中に発生したエレクトロンホールペアのうち、拡散
によブトレイン空乏層端に達したエレクトロンはＮ＋型
のドレイン領域に捕獲され、正に帯電しているドレイン
を中和してドレインの電位を下げると同時に、そのドレ
インに接続されているオンしている側のＦＥＴのゲート
の電位を下げて、オン状態のＦＥＴをオフさせてしまい
、結果としてデータが反転してしまうのである。

これを防止する為には、前記メモリセル部のドレイン部
に接続される節点Ａ、Ｂの容量値を増加させて、α線等
の入射によシ発生したエレクトロンが電位の高い側のド
レインに捕獲されドレイン電荷が中和されである程度の
電位の降下がありたとしても、データの反転までは引き
起こさない程度の節点容量値に設定しなければならない
。しかしながら節点容量はセル寸法に大きく左右される
為、簡単に寸法縮少化を計ることはできない。

従って、本発明の目的は、上記問題点を解消し、メモリ
セル面積を小型化してもなお耐放射線強度の優れた半導
体メモリを提供することにある。

〔問題点を解決するための手段〕

本発明の半導体メモリは、互にゲートとドレインを交差
接続した一対の絶縁ゲート製電界効果トランジスタと一
対の負荷素子とから成るフリップフロップ回路と該フリ
ップフロップ回路の選択用の一対の絶縁ゲート型電界効
果トランジスタを備えたメモリセルを含んで一導電型の
半導体基板上に形成された半導体メモリにおいて、前記
フリップフロップ回路の出力節点となる反対導電型の不
純物拡散領域の少くとも一部分が前記半導体基板中に設
けられた溝部に形成されていることからなっている。

〔作用〕

次に本発明の作用をその一実施例を示す第１図を参照し
て説明する。

本発明の半導体メモリの平面的なレイアウトパターン構
造は従来と同等であシ、本発明が従来技術と異なるのは
、第１図に示すフリップフロップ回路を構成する為の一
対のＦＥＴの互のゲートとドレインの接続部分、すなわ
ちフリップフロップ回路の出力節点部分の構造である。

この構造は第１図に示すように、互にゲートとドレイン
を交差接続する為のダイレクトコンタクト部の半導体基
板内部に、溝を有し、この溝内にドレイン領域と同じ基
板と反対導電型の不純物拡散領域を設けることから成っ
ている。

これによシトレイン領域に接続される拡散層接合面積が
増加して拡散層容量が増加する為、セル寸法を小さくし
ても、α線等の放射線の入射により発生したエレクトロ
ンホールペアによシメモリに保存しているデータが反転
するということはないようなセルの節点容量を確保でき
る。

従って本発明によるメモリセル構造を用いれば、従来よ
シセル面積の小屋化に対して有効となシ、大容量メモリ
の実現を容易ならしめることができる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例の要部を示す断面図で、第６
図に示す従来例（第５図のＥ−Ｅ’線断面図）に対応し
ている。

第１図において、１０１はＰ−型シリコン基板、１０２
はこの基板上に選択酸化法によ多形成されたフィールド
酸化膜、１０３はゲート酸化膜、１１０は第１層目のリ
ンドープの気相成長法によ多形成された多結晶シリコン
ゲート電極、１１１はこの多のリンドープの多結晶シリ
コン配ｄ￥　　１１２はドレイン領域となるＮ　＋　ｍ
不純物拡散領域、１１３はことの絶縁の為の気相成長法
によるシリコン酸化膜、１１６は第２層目の多結晶シリ
コン配線１ｉ（図示せず）とアルミニウム配線層との絶
縁の為の気相成長法によるリンガラス層、１１７はアル
ミニウム配線層である。

本実施例の構造において重要なことは、本発明で用いら
れるフリップフロップ回路の出力節点を構成する一対の
ＦＥＴのドレイン領域には、このドレイン領域と同一導
電製でこのドレイン領域の深さより深いＮ＋型不純物拡
散領域が形成されているということであり、これによシ
トレイン領域の拡散層容量は従来より増加する為、セル
寸法の小型化を計った際にも、メモリセルを構成するフ
リップフロップ回路の節点容量の減少を防止できるので
、α線等の放射線の入射によ）発生したエレクトロンホ
ールペアによるメモリに保存しているデータの反転を防
止できる。

次に本実施例の製造方法を第２図ｔａ＋〜（Ｃ）を用い
て説明する。

まず、第２図ｔａｌに示すように、Ｐ−ｆｉ半導体基板
１０１の一生面側に周知の選択酸化法によって厚いフィ
ールド酸化膜１０２を形成し九後、薄い酸化膜からなる
ゲート酸化膜１０３を熱酸化法で形成し、その後フォト
レジスト１０４を全面に塗布してダイレクトコンタクト
部１０５のパターニングを行う。

なおダイレクトコンタクト部のパターン寸法としては、
以下に形成する第１層の多結晶シリコン層の膜厚の２倍
程度が望ましい。

次に第２図（ｂｌに示すように、周知のフォトエツチン
グ法により、前記フォトレジスト１０４をマスクとして
ダイレクトコンタクト部１０５のゲート酸化膜をエツチ
ング除去した後、フォトレジスト１０４をマスクとして
ダイレクトコンタクト部１０５０半導体基板に周知のり
アクティブイオンエツチング成し、その後表面上全体に
第１層目のリンドープの多結晶シリコン層１０７　ｆｅ
被着し、次いでフォトレジストを全面に塗布して、シリ
コンゲート電極部およびシリコン配線層部のパターニン
グを行いそれぞれフォトレジスト１０８，１０９を設け
る。

次に第２図ｆｃｌに示すように、周知のフォトエツチン
グ法によシアオドレジスト１０８及び１０９をマスクと
して、周知のりアクティブイオンエッチ結晶シリコンゲ
ート写極１１０及びフィールド酸化膜１０２をマスクと
してヒ素をイオン注入し、その後高温熱処理を行なって
ドレイン、ソース領域と域１１４を形成する。ここで前
記ドレイン領域とし型不純物拡散領域１１４によって接
続されることになる。

この後、気相成長法によるシリコン酸化膜１１５を表面
上全体に被着し、その後第２層目の多結晶シリコン配線
層（図示せず）のパターニングを行なった後、リンガラ
ス層１１６を気相成長法によシ表面上全体に被着し、周
知のフォトエツチング技術によりコンタクト開口部を形
成して、アルミニウム配線層１１７を形成することで、
第１図に示す本実施例が得られる。

なお、上記実施例は、本発明の技術的思想に基づいて更
に変形が可能である。例えば、第５図に示したメモリセ
ルレイアウトパターンは、該当プロセスの設計基準によ
シ種々変更可能でおり、上記の半導体領域の導電型、使
用する不純物の程類を変更しても良い。もちろん０ＭＯ
８型スタティックセルへの応用も可能である。

又、本発明におけるドレイン領域の容量を増加溝形成の
為のエツチングのマスクに用いたフォトレジストをその
まま用いて半導体基板と同一導電型の不純物をイオン注
入法によシ溝底部に導入し、不純物濃度を高めることに
よシ溝底面の容量を高めることも可能である。

〔発明の効果〕

以上、詳細説明したとおり、本発明の半導体メモリは、
フリップフクップ型セルを単位セルとする半導体メモリ
において、７リツプフロツプ回路の出力節点となる基板
とは反対導電型の不純物拡散領域の少くとも一部分が、
半導体基板中に設けられた溝部に形成されているので、
フリップフロップ回路の出力節点の拡散容量を高め、メ
モリセル寸法の小型化に際して発生しやすくなるα線等
の放射線の入射によるメモリデータの反転を防止できる
という効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例の要部を示す断面図、第２図
ｔａ＋〜ＩｃＩはその製造方法を説明するための工程断
面図、第３図は本発明の他の実施例の工程断面図、第４
図、第５図及び第６図はそれぞれ従来の半導体メモリの
一例を示す回路図、平面図及び第５図のＥ−Ｅ’線断面
図である。 １０１・・・・・・Ｐ−ｆｉシリコン基板、１０２・・
・・・・フィールド酸化晶シリコン層、１０８，１０９
・・・・・・フォトレジスト、１１０・・・・・・多結
晶シリコンゲート電極、１１１・・・・・・多結晶シリ
コン配線層、１１２．１１３，１１４・・・・・・Ｎ＋
型不純物拡散領斌、　１１５・・・・・・シリコン酸化
膜、１１６・・・・・・リンガラス層、１１７・・・・
・・アルミニウム配線層、１１８・・・・・・イオン注
入層。 、−ラ 早　２　図 １１１１．１１ 箒　３　図 第　４　図 Ｖｓ　図

Claims (1)

【特許請求の範囲】
1. 互にゲートとドレインを交差接続した一対の絶縁ゲート
   型電界効果トランジスタと一対の負荷素子とから成るフ
   リップフロップ回路と該フリップフロップ回路の選択用
   の一対の絶縁ゲート型電界効果トランジスタを備えたメ
   モリセルを含んで一導電型の半導体基板上に形成された
   半導体メモリにおいて、前記フリップフロップ回路の出
   力節点となる反対導電型の不純物拡散領域の少くとも一
   部分が前記半導体基板中に設けられた溝部に形成されて
   いることを特徴とする半導体メモリ。