JPS61154239A - フレ−ム位相同期装置 - Google Patents
フレ−ム位相同期装置Info
- Publication number
- JPS61154239A JPS61154239A JP59279519A JP27951984A JPS61154239A JP S61154239 A JPS61154239 A JP S61154239A JP 59279519 A JP59279519 A JP 59279519A JP 27951984 A JP27951984 A JP 27951984A JP S61154239 A JPS61154239 A JP S61154239A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- frame
- output
- channel
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、複数チャネルを多重化したマルチフレーム信
号を入力し、局部（出力）マルチフレームパルスに位相
同期させて出力するフレーム位相同期装置に関し、特に
一部の特定チャネルに対しては少ない信号遅延時間で出
力するようにする改良に関する。
号を入力し、局部（出力）マルチフレームパルスに位相
同期させて出力するフレーム位相同期装置に関し、特に
一部の特定チャネルに対しては少ない信号遅延時間で出
力するようにする改良に関する。
発明の概要
本発明は、複数チャネルを多重化したマルチフレーム信
号を入力し、局部マルチフレームパルスに位相同期させ
て出力するフレーム位相同期装置において、一部の特定
チャネル信号を分離抽出するチャネル分離回路と、該チ
ャネル分離回路によって分離抽出した信号を蓄積するビ
ット位相同期回路と、該ビット位相同期回路の出力信号
を前記記憶回路から出力Ｓれる出力マルチフレーム位相
に同期された出力マルチフレーム信号の任意のフレーム
の前記特定チャネルのタイムスロットに挿入するチャネ
ル挿入回路とを備えて、ト記特定チャネルの信号遅延を
少なくするようにしたものである。
号を入力し、局部マルチフレームパルスに位相同期させ
て出力するフレーム位相同期装置において、一部の特定
チャネル信号を分離抽出するチャネル分離回路と、該チ
ャネル分離回路によって分離抽出した信号を蓄積するビ
ット位相同期回路と、該ビット位相同期回路の出力信号
を前記記憶回路から出力Ｓれる出力マルチフレーム位相
に同期された出力マルチフレーム信号の任意のフレーム
の前記特定チャネルのタイムスロットに挿入するチャネ
ル挿入回路とを備えて、ト記特定チャネルの信号遅延を
少なくするようにしたものである。
従来接衝
第３図は、従来のこの種のフレーム位相同期装置の一例
を示すブロック図である。複数チャネルの信号が多重化
されマルチフレーム化された第４図（Ａ）に示すような
入力マルチフレーム信号１０が、同図（Ｂ）に示すよう
な大力マルチフレームパルス１１に同期して入力クロッ
ク１２によって記憶回路ｌに順次蓄積される。入力マル
チフレーム信号１０の１マルチフレームは、複数フレー
ムＦＯ〜Ｆｎで構暖され、各フレームには１数チヤネル
の信号ｃｈｌ 、 ｃｈ２．・・・・・・が配列ごれて
おり、各チャネルは複数ビットｂＯ〜ｂ７で構成されて
いる。記憶回路ｌに蓄積された信号は、同図（Ｅ）に示
すような出力マルチフレームパルス１４に同期して、同
図（Ｆ）に丞す出力クロック１５によって読出されて、
同図（Ｄ）に示すような出力マルチフレーム信号１３と
して出力される。入力マルチフレームパルス１１に対す
る出力マルチフレームパルス１４の位相差が変動するた
め、出力マルチフレーム信号１３は、最大１マルチフレ
一ム長分遅れて出力されることになる。従って、各チャ
ネルの信号には、最大１マルチフレ一ム長分の伝送遅延
を生じ、遅延時間が大きくなるという欠点がある。
を示すブロック図である。複数チャネルの信号が多重化
されマルチフレーム化された第４図（Ａ）に示すような
入力マルチフレーム信号１０が、同図（Ｂ）に示すよう
な大力マルチフレームパルス１１に同期して入力クロッ
ク１２によって記憶回路ｌに順次蓄積される。入力マル
チフレーム信号１０の１マルチフレームは、複数フレー
ムＦＯ〜Ｆｎで構暖され、各フレームには１数チヤネル
の信号ｃｈｌ 、 ｃｈ２．・・・・・・が配列ごれて
おり、各チャネルは複数ビットｂＯ〜ｂ７で構成されて
いる。記憶回路ｌに蓄積された信号は、同図（Ｅ）に示
すような出力マルチフレームパルス１４に同期して、同
図（Ｆ）に丞す出力クロック１５によって読出されて、
同図（Ｄ）に示すような出力マルチフレーム信号１３と
して出力される。入力マルチフレームパルス１１に対す
る出力マルチフレームパルス１４の位相差が変動するた
め、出力マルチフレーム信号１３は、最大１マルチフレ
一ム長分遅れて出力されることになる。従って、各チャ
ネルの信号には、最大１マルチフレ一ム長分の伝送遅延
を生じ、遅延時間が大きくなるという欠点がある。
一方、入カマルチフレーム信壮１０中の一部の特定チャ
ネルには、例えばパケット伝送のように、直列データと
して使用され、各フレーム信号のマルチフレームに対す
る位相は問題とならない信号が伝送されている場合もあ
る。このような信号は伝送遅延晴が極力少ないことが重
要であるが、」−述の従来装置では、最大１マルチフレ
一ム長分の遅延を生じるため甚だ不都合である。
ネルには、例えばパケット伝送のように、直列データと
して使用され、各フレーム信号のマルチフレームに対す
る位相は問題とならない信号が伝送されている場合もあ
る。このような信号は伝送遅延晴が極力少ないことが重
要であるが、」−述の従来装置では、最大１マルチフレ
一ム長分の遅延を生じるため甚だ不都合である。
発明が解決しようとする問題点
本発明は、ト述のような場合には、特定チャネルの信号
に対しては、その伝送遅延時間を最小域に短縮させるこ
とにより上記従来の欠点を解決する。
に対しては、その伝送遅延時間を最小域に短縮させるこ
とにより上記従来の欠点を解決する。
発明の構成
本発明のフレーム位相同期装置は、複数チャネルを多重
化した信号を入力マルチフレームパルスの位相に同期し
て入力クロックによって記憶回路に複数フレーム分蓄積
し、出力マルチフレームパルスの位相に同期して、出力
クロックによって読出し送出するマルチフレームアライ
ナにおいて、入力マルチフレーム信号の特定チャネルの
信号を分離抽出するチャネル分離回路と、該チャネル分
離回路の出力を前記入力クロックによって書込み前記出
力クロックによって出力するビット位相同期回路と、該
ビット位相同期回路の出力を前記記憶回路の出力の任意
のフレームの前記特定チャネルのタイムスロットに挿入
するチャネル挿入回路とを備えたことを特徴とする。
化した信号を入力マルチフレームパルスの位相に同期し
て入力クロックによって記憶回路に複数フレーム分蓄積
し、出力マルチフレームパルスの位相に同期して、出力
クロックによって読出し送出するマルチフレームアライ
ナにおいて、入力マルチフレーム信号の特定チャネルの
信号を分離抽出するチャネル分離回路と、該チャネル分
離回路の出力を前記入力クロックによって書込み前記出
力クロックによって出力するビット位相同期回路と、該
ビット位相同期回路の出力を前記記憶回路の出力の任意
のフレームの前記特定チャネルのタイムスロットに挿入
するチャネル挿入回路とを備えたことを特徴とする。
発明の実施例
次に、本発明について、図面を参照して詳細に説明する
。
。
第１図は、本発明の一実施例を示すブロック図である。
すなわち、複数チャネルの信号が多重化されマルチフレ
ーム化された第２図（Ａ）に示すよな入力マルチフレー
ム信号２０が、同図（Ｂ）に示すような入力マルチフレ
ームパルス２１に同期して同図（Ｃ）に示すような入力
クロック２２によって記憶回路２に順次書込まれる。記
憶回路２に蓄積された信号は、同図（Ｆ）に示すような
出力マルチフレームパルス２４に同期して、同図（Ｇ）
に示す出力クロック２５によって逐次読出されて、同図
（Ｈ）に示すような出力マルチフレーム信号２３として
出力されることは従来と同様である。入力マルチフレー
ムパルス２１に対する出力マルチフレームパルス２４の
位相差に応じて、出力マルチフレーム信号２３の各チャ
ネル信号は最大ｌマルチフレーム長分遅れて出力される
ことになる。
ーム化された第２図（Ａ）に示すよな入力マルチフレー
ム信号２０が、同図（Ｂ）に示すような入力マルチフレ
ームパルス２１に同期して同図（Ｃ）に示すような入力
クロック２２によって記憶回路２に順次書込まれる。記
憶回路２に蓄積された信号は、同図（Ｆ）に示すような
出力マルチフレームパルス２４に同期して、同図（Ｇ）
に示す出力クロック２５によって逐次読出されて、同図
（Ｈ）に示すような出力マルチフレーム信号２３として
出力されることは従来と同様である。入力マルチフレー
ムパルス２１に対する出力マルチフレームパルス２４の
位相差に応じて、出力マルチフレーム信号２３の各チャ
ネル信号は最大ｌマルチフレーム長分遅れて出力される
ことになる。
しかし、本実施例においては、特定のチャネル信号、例
えばチャネルｌの信号をチャネル分離回路３によって分
離抽出して入力クロック２２によって第２図（Ｄ）に示
すようにビット位相同期回路４に順次書込む。ビット位
相同期回路４に書込またフレームＦＯのチャネルｌの信
号（ＢＯ〜Ｂ？）は、記憶回路２から読出される出力マ
ルチフレーム信号２３の任意のフレーム例えばフレーム
Ｆｌのチャネル１のタイムスロットで、出力クロック２
５によって読出されてチャネル挿入回路５に入力され、
チャネル挿入回路５は記憶回路２の出力する出力マルチ
フレーム信号のフレームＦｌのチャネルｌのタイムスロ
ットにビット位相同期回路４の出力信号を挿入する。出
力マルチフレーム信号の何番目のフレームのチャネルｌ
のタイムスロットにビット位相同期回路４の出力が挿入
されるかは、入力マルチフレームパルス２１と出力マル
チフレームパルス２４の位相差によって異なるが、入力
マルチフレーム信号の２０の各フレームのチャネル１は
、それぞれ最大ｌフレーム遅れで出力マルチフレームパ
ルス２４のいずれかのフレームのチャネル１のタイムス
ロットに挿入されて出力マルチフレーム信号２３として
出力されることになる。
えばチャネルｌの信号をチャネル分離回路３によって分
離抽出して入力クロック２２によって第２図（Ｄ）に示
すようにビット位相同期回路４に順次書込む。ビット位
相同期回路４に書込またフレームＦＯのチャネルｌの信
号（ＢＯ〜Ｂ？）は、記憶回路２から読出される出力マ
ルチフレーム信号２３の任意のフレーム例えばフレーム
Ｆｌのチャネル１のタイムスロットで、出力クロック２
５によって読出されてチャネル挿入回路５に入力され、
チャネル挿入回路５は記憶回路２の出力する出力マルチ
フレーム信号のフレームＦｌのチャネルｌのタイムスロ
ットにビット位相同期回路４の出力信号を挿入する。出
力マルチフレーム信号の何番目のフレームのチャネルｌ
のタイムスロットにビット位相同期回路４の出力が挿入
されるかは、入力マルチフレームパルス２１と出力マル
チフレームパルス２４の位相差によって異なるが、入力
マルチフレーム信号の２０の各フレームのチャネル１は
、それぞれ最大ｌフレーム遅れで出力マルチフレームパ
ルス２４のいずれかのフレームのチャネル１のタイムス
ロットに挿入されて出力マルチフレーム信号２３として
出力されることになる。
従って、本実施例においては、チャネルｌの信号は最大
ｌフレーム長分の遅延時間で出力させることができると
いう効果がある。
ｌフレーム長分の遅延時間で出力させることができると
いう効果がある。
発明の効果
以」二のように、本発明においては、特定チャネルの信
号を分離抽出して、出力マルチフレーム信号の任意のフ
レームの前記特定チャネルのタイムスロットに挿入して
送出するように構成したから、特定チャネルの信号は少
ない伝送遅延で送出することができるという効果がある
。
号を分離抽出して、出力マルチフレーム信号の任意のフ
レームの前記特定チャネルのタイムスロットに挿入して
送出するように構成したから、特定チャネルの信号は少
ない伝送遅延で送出することができるという効果がある
。
第１図は本発明の一実施例を示すブロック図、第２図は
ト記実施例の各部信号の一例を示すタイムチャート、第
３図は従来のフレーム位相同期装置の一例を示すブロッ
ク図、第４図は一層記従来例の各部信号を示すタイムチ
ャートである。 図において、ｌ、２：記憶回路、３：チャネル分離回路
、４：ビット位相同期回路、５：チャネル挿入回路、ｌ
Ｏ二人カマルチフレーム信号、１１：入力マルチフレー
ムパルス、１２：入力クロック、１３：出力マルチフレ
ーム信号、１４：出力マルチフレームパルス、１５：出
力クロック、２０：入力マルチフレーム信号、２１：入
力マルチフレームパルス、２２：入力クロック、２３：
出力マルチフレーム信号、２４：出力マルチフレームパ
ルス、２５：出力クロック。
ト記実施例の各部信号の一例を示すタイムチャート、第
３図は従来のフレーム位相同期装置の一例を示すブロッ
ク図、第４図は一層記従来例の各部信号を示すタイムチ
ャートである。 図において、ｌ、２：記憶回路、３：チャネル分離回路
、４：ビット位相同期回路、５：チャネル挿入回路、ｌ
Ｏ二人カマルチフレーム信号、１１：入力マルチフレー
ムパルス、１２：入力クロック、１３：出力マルチフレ
ーム信号、１４：出力マルチフレームパルス、１５：出
力クロック、２０：入力マルチフレーム信号、２１：入
力マルチフレームパルス、２２：入力クロック、２３：
出力マルチフレーム信号、２４：出力マルチフレームパ
ルス、２５：出力クロック。
Claims (1)
- 複数チャネルを多重化した信号を入力マルチフレームパ
ルスの位相に同期して入力クロックによつて記憶回路に
複数フレーム分蓄積し、出力マルチフレームパルスの位
相に同期して、出力クロックによつて読出し送出するマ
ルチフレームアライナにおいて、入力マルチフレーム信
号の特定チャネルの信号を分離抽出するチャネル分離回
路と、該チャネル分離回路の出力を前記入力クロックに
よつて書込み前記出力クロックによつて出力するビット
位相同期回路と、該ビット位相同期回路の出力を前記記
憶回路の出力の任意のフレームの前記特定チャネルのタ
イムスロットに挿入するチャネル挿入回路とを備えたこ
とを特徴とするフレーム位相同期装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59279519A JPS61154239A (ja) | 1984-12-26 | 1984-12-26 | フレ−ム位相同期装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59279519A JPS61154239A (ja) | 1984-12-26 | 1984-12-26 | フレ−ム位相同期装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61154239A true JPS61154239A (ja) | 1986-07-12 |
Family
ID=17612157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59279519A Pending JPS61154239A (ja) | 1984-12-26 | 1984-12-26 | フレ−ム位相同期装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61154239A (ja) |
-
1984
- 1984-12-26 JP JP59279519A patent/JPS61154239A/ja active Pending
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