JPS61154154A - 静電放電に対する保護デバイスを有する集積回路 - Google Patents

静電放電に対する保護デバイスを有する集積回路

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JPS61154154A
JPS61154154A JP60285862A JP28586285A JPS61154154A JP S61154154 A JPS61154154 A JP S61154154A JP 60285862 A JP60285862 A JP 60285862A JP 28586285 A JP28586285 A JP 28586285A JP S61154154 A JPS61154154 A JP S61154154A
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    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体を有し、静電放電に対する保護デバイ
スを含み、前記の半導体は、第１導電型の基板領域を有
し、前記の保護デバイスは、横方向に隔てられ且つ前記
の基板領域に隣接する第２導電型の第１と第２活性領域
を有し、この第１活性領域は保護さるべき第１導電層と
接続され、前記の第２活性領域は、基準電圧源との接続
のため第２導電層と接続され、これ等の第１および第２
活性領域は、前記の基板領域の一部で形成された第３活
性領域によって分離され、厚さの少なくとも一部が半導
体内に入れられた厚い第１絶縁層と、薄い絶縁層とが存
在し、この第１絶縁層は第１の深さ迄半導体内に延在し
、前記の横方向に隔てられた第１と第２活性領域間で前
記の第３活性領域を被覆するようにした集積回路に関す
るものである。
このような回路は欧州特許第５７０２４号より知られて
いる。この欧州特許では、第１および第２活性領域は薄
い酸化物の領域でのみ被覆され、この領域を通して電気
接触窓が設けられている。
この薄い酸化物の領域は大きな電位差、特に静電放電に
相当する電位差に耐えられない。したがって）デフイニ
ンヨン（ｄｅｆｉｎｉｔｉｏｎ）当り大きな電位差を受
けやすい保護デバイスは、回路の表面より十分に電気的
に絶縁されない。
第１と第２活性領域を被覆する薄い酸化物の領域は、電
気絶縁に関しては弱い。例えば、薄い酸化物の領域を、
金属化層によって被覆された活性領域との接触のための
金属化層以外の金属化層によって被覆することは全く不
可能である。
本発明は、このような欠点を有しない集積回路を得るこ
とにある。この回路では、保護デバイスの３つの活性領
域は実際にすべての区域で薄い酸化物で被覆されていな
い。この場合、保護デバイスは、電気的な見地から回路
の表面より完全に分離され、静電放電の場合の酸化物の
劣化を心配する必要がない。
前記の目的を達成するために、本発明は冒頭に記載した
集積回路において次のようにしたことを特徴とするもの
である、即ち、第１と第２活性領域は前記の第１の深さ
よりも深く半導体内にあり、夫々が第１と第２部分を有
し、第１と第２活性領域の前記の第１部分は、第１と第
２導電層で夫々被覆された第２導電型の第１と第２接触
領域によって、夫々被覆され、第１と第２活性領域の前
記の第２部分は、前記の第１の厚い絶縁層で被覆される
。
基板領域は、第１と第２活性領域よりも低濃度にドープ
されることができる。
第１と第２接触領域は、第２導電型のエピタキシャル層
の部分を形成するのが有利である。
１つの実施例では、このデバイスは、保護さるべき人力
の金属化層と隣接する。この目的で、第２活性領域は第
１活性領域を完全に取囲み、第２接触領域は絶縁ダクト
を形成する領域を除いて第１活性領域を取囲み、第１導
電層は、かくて形成された前記のダクトを通過する第１
接触条帯を有し、この接触条帯が、保護さるべき入力回
路との接続部を形成する。
別の実施例では、第１導電層は第１金属化表面を有し、
第２活性領域は第１活性領域の周囲を取囲み、第２導電
層は、第２絶縁ダクトを形成する領域を除いて前記の第
２活性領域を被覆し、第１導電層は前記のダクトを通過
し、保護さるべき入力回路を形成する。
１つの形として、第２導電層は、基準電圧源との接続を
確立するために配設された第３接触条帯を有する。第１
と第２導電層は第１と第２接触領域を夫々完全に被覆す
る方が好ましい。
好ましい別の実施例では、デバイスの大部分は、保護さ
るべき人力に対応する１つの金属化層の下に位置し、こ
の金属化層によって、一方においては面積を節約しまた
他方においてはこの層の容量が取って替ることにより寄
生容量が現象するという二重の補足的な利点を得ること
ができる。
この目的で、第１の厚い絶縁層は、活性領域の表面の大
部分を被覆する絶縁層の一部によって形成され、自身は
、第２導電層に隣接する領域を除いて第２金属化表面に
よって被覆きれ、この第２金属化表面は、該金属化表面
を第１活性領域と電気接続する第１部分を有する。
この実施例の変形では、第１と第２導電層は互に対向し
て配され、活性領域はくし歯を互に入り込ませた形に配
される。
この目的で、第１活性領域は一方においては、ｎ≧１で
２０−１　　の油性分を有し、他方においては、ｎ＞１
に対しては前記の２叶１の活性分岐の端部を互に接続し
またｎ−１に対しては第１活性領域の分岐の端部で形成
される第１電気接続部分を有し、第２活性領域は、一方
においては２ｎ個の活性分岐を有しまた他方においては
この２ｎの活性分岐の端部を互に接続する第２接続部分
を有し、第１および第２活性領域の活性分岐はくし歯を
互に入り込ませた形に配され、前記の第１と第２電気接
続部分は、第１部分が第２金属化表面の残余の部分を限
界するように、第１および第２導電層に接続される。
他方において、第２活性領域の外側分岐部に、第１活性
領域の分岐および第２活性領域の他の分岐の幅の半分の
幅を支えることによって、電流の均一な分布を得ること
ができる。
ｎ−１に対しては、第２活性領域はＵ字形とすることが
でき、その分岐は第１活性領域の巾の半分に等しい幅を
有するのが有利である。
本発明の更に別の実施例では、デバイスは、入力金属化
層と対応入力回路との間に直列抵抗を有する。
この目的で、第１活性領域は、一方においてはｎ≧１で
２０−１の活性分岐を有し、他方においては、ｎ＞１に
対しては前記の２ｎ＝１の活性分岐の端部を互に連結し
またｎ＝１に対しては第１の活性領域の分岐の一端によ
って形成され、第２活性領域は２ｎの活性分岐を有し、
第１および第２活性領域の活性分岐はくし歯を互に入り
込ませた形に配され、第２活性領域の２０の活性分岐は
第２導電層によって互に電気接続され、第１活性領域の
少なくとも１つの活性分岐は、第１電気接続部分が位置
する端と反対の端で、好ましくはこの場合第２活性領域
の２０の活性分岐を互に連結しまた前記の絶縁層部分に
よって分離された第２導電層を横断することによって、
第１活性領域と同一導電型の延長埋込部分により延長さ
れ、その自由端は、保護さるべき人力の入力段に接触領
域によって接続される。
以下本発明を図面の実施例で更に詳しく説明する。
第１ａ図と第１ｂ図によれば、保護さるべき人力Ｅは、
その電気接続用の金属化層１０、その入力段との電気接
続用のライン１１および条帯の形の金属化層８との接続
を行う接触条帯１２を有する。金属化層９が、接触条帯
１２のための自由通路を残すダクト１５を除いて前記の
金属化層８を取囲む。前記の金属化層９は、基準電圧、
即ち回路の供給電圧■または接地電圧との接点を形成す
る接触条帯１３を有する。
金属化層８と９の間には、素子の横方向の分離のために
例えばそれ自体は公知のＳｌＯ□の絶縁層４があり、こ
の絶縁層は、絶縁領域１６において絶縁ダクト１５に延
長されている。金属化層９は、絶縁領域１６とつながる
例えばＳｉＯ□の絶縁層５でその外周に沿って取囲まれ
るのが有利である。
第２図によれば、集積回路は、好ましくは低濃度にドー
プされた第１導電型例えばｐ型の基板１と、前記第１導
電型と反対の導電型（したがってこの例ではｎ型）で好
ましくは高濃度にドープされた２つの埋込層２と３とを
有する。一般的にはエピタキシーで得られる第２導電型
の層６が接触領域を形成するように前記の埋込層２上に
設けられるが、この層のドーピングレベルは臨界的なも
のではなく、埋込層２とこの埋込層を覆う金属化層８間
の電気的な連続性を保証する。やはり一般には同じエピ
タキシーで得られる第２導電型の層７が埋込層３を覆う
金属化層９に対する接触領域を形成するように該埋込層
３上に設けられる。金属化層８と接触領域６とを取囲み
又絶縁領域１６においてダクト１５の領域内に延びる絶
縁層４は、層６よりも深く、埋込層２の上縁と埋込層３
の内側上縁を限界する。埋込層２と３は基板１の狭隘部
１７で分離され、前記の埋込層はこの狭隘部と共に、回
路の保護に対して活性的な交互に導電型が変わる３つの
隣接層を形成する。
一般的な意味では、「接触領域」という言葉は、活性埋
込層領域に隣接し、該埋込層領域を覆う金属化層との電
気接続部を形成するのに適したすべての領域を意味する
。この場合、エピタキシーで得られる補足領域は例とし
て説明したにすぎないことは明らかであろう。変形とし
て、活性領域に隣接する接触領域は、上に金属化層が設
けられる基板の表面の一部で構成することもできる。絶
縁層４と同じ深さの絶縁層５は埋込層３の外側外縁を限
界し、保護デバイスのアイソレーションアイランドを形
成する。前記の絶縁層はダクト１５の領域で絶縁領域１
６とつながる。この絶縁層５は一般的に、図示のように
選択された領域にある深い酸化物層の部分を形成する。
第３図において、埋込層２と３の縁は点線で示され、こ
れらの埋込層は、絶縁層４と５が形成される前にマスク
を介した拡散によって得られ、成る長さだけこれらの絶
縁層の下方に延在している。
埋込層２と３の前記の点線の間の距離は、基板１の狭隘
部１７に相当する。絶縁領域１６は、導電性の脚部１２
を通すダクト１５の領域で絶縁層４と５をブリッジする
。
例を挙げると、このような保護デバイスは１００ｃｍの
抵抗率（１０１６ａｔｏｍｓ／（ｍ’台のドーピング）
を有するｐ−基板上に形成され、ｎ型の埋込層２と３は
３０オーム毎スケアのシート抵抗を有する。この技法の
纏々用いられる形に従って深い酸化物（ｄｅｅｐ　ｏｘ
ｉｄｅ）と呼ばれ、Ｓｉｎ□より成る絶縁層４と５の深
さは、５μｍ台であり、この深さは、これらの層を静電
放電で起きるような電位差に耐えさせることができる。
基板の狭隘部１７は５μｍ台の幅１２を有し、埋込層２
と３は１０μｍ台の幅１１を有する。条帯の形の埋込層
２の長さしは５０から１００μｍ台である。このデバイ
スは、人体の放電に基く数ＫＶ台の静電圧に関して確実
に保護することができる。
一般的な意味で、３つの活性領域２，１７および３は十
中へ九低増幅特性のバイポーラトランジスタとしてアバ
ランシェモードで動作しやすいが、この動作は、前記の
活性領域の大きさ、ド゛−ピングおよび極性に依存する
。絶縁層４の厚さは、静電放電の間でさえも導電条帯１
２を活性領域３と１７より分離させることができる。
第４ａ、　４ｂおよび第５図によれば、保護デバイスは
、保護さるべき入力の金属化層５０の下に殆ど埋め込ま
れ絶縁層２８の一部４１によってこれより分離されてい
る。基板１と反対導電型の第１埋込層４２は、やはり基
板１と反対導電型の第２埋込層４３で取り囲まれた条帯
３０を形成する。２つの活性領域を構成する第１と第２
埋込層４２と４３は、好ましくはエピタキシーで得られ
た接触層４６と４７によって、接触部を形成するのに用
いられる区域だけ覆われる。第２埋込層４３が第１埋込
層４２を完全に取囲むことも無論可能である。けれども
、図示の好ましい実施例では、第２埋込層４３はＵ字を
形成し、その分岐２１と２２は第１埋込層４２を形成す
る条帯３０を取囲み、第１埋込層の終端部３１は、金属
化層５０と接触層４６間の絶縁層２８の窓を通じて接触
部４８を形成するのに利用できる。このようにして、金
属化層５０の主な入力接触面が接触部４８によって延長
される。Ｕ字の分岐２１と２２を結ぶ基部２０は少なく
とも部分的に金属化層５０を越えて位置しているので、
この基部は、絶縁層２８の第２の窓を通じて接触層４７
を回路の電圧供給バー２７に接続する金属化層４９を受
入れることができる。
例えばＳｉｎ、の絶縁層２８は接触層４６および４７よ
りも深く、このためこの絶縁層は埋込層４２と埋込層４
３の上縁を限界し、保護デバイスのアセンブリに対する
アイソレーションアイラドを形成する。基板の狭隘部５
７は、埋込層４２と４３の間に位置する。
均一な電流分布を得るために、埋込領域４２に、埋込領
域４３の幅、の２倍に等しい幅１３を与えることができ
る。
第６図によれば、絶縁層４１は２つの窓を有し、一方は
、金属化層４９を受入れるためにＵ字の基部上にあり、
他方は、金属化層５０を限界する接触部４８を受入れる
ため条帯３０の終端部３１の高さにある。
前述の実施例の場合と同様に、活性領域４２．４３およ
び５７はアバランシェモードでバイポーラトランジスタ
として動作する。酸化物の絶縁層４１は、静電放電の場
合にも、特に活性領域４３と５７の金属化層５０を分離
するのに十分な厚さを有する。
第７図では、前の図面の条帯３０は、分岐１３０と同じ
構造の条帯１３１で互に連結され、その長さの大部分に
亘って金属化層１５０（点線で示す）を延長する金属化
層（図示せず）で被覆された接触層１４６（点線で示す
）を有する複数の分岐１３０で置換えられている。分岐
１２３と同じ構造の条帯１２０を介して互に連結された
分岐１２３が前記の分岐とくし歯を互に入り込ませた状
態で交わり、それらの端末分岐１２、１２２は、電流の
均一な分布という利点を得るために、他方の分岐１２３
の幅の半分の幅を有する。
分岐間の連結は、任意の手段、特に金属化だけまたは分
岐と同じ構造の条帯によってだけでつくることができる
ことに留意され度い。
第３の実施例（第８ａ図および第８ｂ図）は、金属化層
１０８の寸法以外は第１の実施例と同じで、この寸法は
、前記金属化層が保護すべき入力の金属化面を形成する
ような寸法である。この金属化層は、絶縁ダクト１１５
を通過する接触条帯１１２によって、対応する入力回路
に接続される。第８ｂ図によれば、デバイスは、第１導
電型で低濃度にドープされた基板１００とこの第１導電
型と反対の第２導電型の２つの埋込層１０２および１０
３とを有する。
一般にはエピタキシーで得られる第２導電型の層１０６
が埋込層１０２上に設けられ、この層は、埋込層１０２
と該埋込層を被覆する金属化層１０８間の電気的な連続
性を保証する接触領域を形成する。同様に、一般にはエ
ピタキシーで得られる第２導電型の層１０７が埋込層１
０３上に設けられ、この層は、埋込層１０３を被覆する
金属化層１０５の接触領域を形成する。金属化層１０８
と接触層１０６を取囲む絶縁層１０４は前記の層１０６
よりも深く、埋込層１０２の上縁とこの埋込層を取囲む
埋込層１０３の内側上縁を限界する。前記の埋込層１０
２と１０３は基板１００の狭隘部１１７によって分離さ
れ、この狭隘部１１７と共に導電型が交互に変る。３つ
の活性領域を形成する。
第９ａ図と９ｂ図は第２の実施例（第４ａおよび４ｂ図
）に関連するものであるが、この実施例では第２埋込層
の基部がなくなり、この結果、相当する金属化層（４９
）　（ここでは符号２４９で示しである）はそのままで
あるが２つの分岐２２１と２２２になる。
第１埋込層２４２は活性分岐２３０を有し、この分岐は
、金属化層２４９を横断し且つ２つの埋込層が互に対向
して配された活性領域の外側に位置す゛る延長埋込層２
４０によって、金属化層２４８および接触層２４６と反
対の側に延長され、このため人力Ｅの金属化表面と人力
已に対応する入力回路２０２との間に直列抵抗Ｒ２が形
成され、（第１０図）、保護デバイス２０１自身は、金
属化表面と、この場合には基準電流として取られる大地
との間に接続される。
分岐２２１　と２２２は、それらの埋込層と金属化層２
４９との間の電気的な連続性を保証する２つの接触層２
４７と２４７′を夫々有し、前記の金属化層自身はこれ
らの接触層２４７と２４７′とを電気的に互に接続する
。前述の横断は１つの好ましい実施形態に過ぎないこと
に留意されたい。接触層２４７と２４７′間の電気接続
は、埋込層の輪郭に沿った金属化層により、或はまた各
接触層２４７　と２４７′を接地条帯に直接接続するこ
とにより得ることもできる。
特に第９ｂ図において、基板２００に埋込まれた第１埋
込層２４２は一端２４３に接触層２４６を、又他端２４
４には、一般的に埋込層２４２と同じ深さの延長埋込層
２４０を有する。第１埋込層２４２に対向して配された
延長埋込層２４０は、接触層２２０で被覆される。
絶縁層２４１は、夫々接触層２２０．２４６．２４７．
２４７　’を受入れる４つの窓を有する。接触層２４６
は、人力金属化面２５０に隣接する金属化層２４８で被
覆され、前記の人力金属化面は金属化条帯２４９から分
離を確実にするに十分な距離迄埋込活性層の３つの分岐
２２、２２２．２３０を被覆する。
このように説明したデバイスは、多数の分岐を有しても
よいことはわかるであろう。
以上述べた実施例は、本願人の出願に関るフランス国特
許出願第１５４９３８６号ふよびその追加第２０８１０
１７号に記載された所謂［ロコス（Ｌｏｃｏｓ）　Ｊま
たは「スピロ（Ｓｕｂｉｌｏ）　Ｊバイポーラ技法に対
して特に良く適している。
この技法によれば、埋込層が基板内に拡散され、しかる
後エピタキシャル層が形成され、マスキングによってこ
のエピタキシャル層の露出部分が除去される。このよう
にして設けられた窓内に絶縁酸化物が成長させられ、エ
ピタキシャル層内に集積回路の素子が設けられた後、通
常の方法で金属化層がつくられる。
第１１図は、前記の技法によって得られた接触部の金属
化後のトランジスタを示す。本発明の集積回路の基板で
よい基板１は、第１導電型例えばｐ型である。この基板
は、分離されたアイランド３０１を形成する厚さ約、５
μｍの厚い酸化物の横形絶縁リング３°００を有し、前
記のアイランド内にトランジスタが形成される。このア
イランド３０１の底は極めて高濃度にドープされた第２
導電型例えばｎ＋型の埋込層３０３によって構成される
。
゛厚い酸化物の横形絶縁リング３００を形成する前に、
高濃度にドープされた第１導電型の領域３０２が形成さ
れるが、これはアイランド間の漏洩電流を最小限にする
働きをする。このような領域は前の図面には示されては
いないが、同じ働きをさせるための保護デバイスの周縁
にあっても良いことに留意され度い。
トランジスタは第２導電型のエピタキシャル層に形成さ
れる。このトランジスタのコレクタ領域３０６は、（第
１導電型の）ベース３０４．　（第２導電型の）エミッ
タ３０５．およびコレクタ接点の形成に役立つ（第２導
電型の）領域３０７と３０８のイオン注入（ｉｍｐｌａ
ｎｔａｔｉｏｎ）後のこの領域の残存部分で形成される
。薄い絶縁層３１０（約０．１　μｍの厚さ）がエピタ
キシャル層と厚い横形絶縁リング３００上に形成され、
夫々エミッタ、ペースふよびコレクタ接点を形成するた
めの窓３１、３１２　＄よび３１３を有する。
本発明はバイポーラ集積回路の場合に限定されるもので
はない。ＭＯ３技法に従って、厚い絶縁層を適当な厚さ
のフィールド酸化物（ｆｉｌｄ　ｏｘｉｄｅ）で形成す
ることもできる。
【図面の簡単な説明】
第１ａ図は本発明の第１実施例の平面図、第１ｂ図はそ
の一部拡大詳細図、 第２図は第１ｂ図のＡ−Ａにおける断面図、第３図は金
属化層を取除いた第２図の平面図、第４ａ図は本発明の
第２実施例の平面図１、第４ｂ図はその一部拡大詳細図
、 第５図は第４ｂ図のＢ−Ｂにおける断面図、第６図は第
４ｂ図のＣ−Ｃにおける断面図、第７図は第２実施例の
変形を示す平面図、第８ａ図は本発明の更に別の実施例
の平面図、第８ｂ図は第８ａ図のＥ−Ｅにおける断面図
、第９ａ図は第２実施例の変形を示す平面図、第９ｂ図
は第９ａ図のＦ−Ｆにあける断面図、第１０図は対応す
る電子回路図 第１１図は所謂「スピロ」技法によるエピタキシャル層
および薄い酸化物と厚い酸化物を有する集積回路の部分
図である。 １・・・基板 ２．４２．１０２．２４２・・・第１埋込層３、４３．
１０３・・・第２埋込層 ４、２８．４１・・・絶縁層　　　６．７・・・導電層
８、９．４９・・・金属化層　　　１２．１３．１１２
・・・接触条帯１５．１１５・・・絶縁ダクト１６・・
・絶縁領域１７・・・狭隘部　　　　　　３０．１２０
．１３１・・・条帯４６、４７．２２０．２４６・・・
接触層４８・・・接触部　　　　　　１０７．２４９・
・・第２導電履１０８・・・第１導電層 １２１、１２２．１２３．１３０．２２、２２２．２３
０・・・分岐２０２・・・入力段　　　　　２４０・・
・延長埋込層特許出願人　　エヌ・ベー・フィリップス
・フルーイランペンファブリケン

Claims (1)

  1. 【特許請求の範囲】 １、半導体を有し、静電放電に対する保護デバイスを含
    み、前記の半導体は、第１導電型の基板領域を有し、前
    記の保護デバイスは、横方向に隔てられ且つ前記の基板
    領域に隣接する第２導電型の第１と第２活性領域を有し
    、この第１活性領域は、保護さるべき第１導電層と接続
    され、前記の第２活性領域は、基準電圧源との接続のた
    め第２導電層と接続され、これ等の第１および第２活性
    領域は、前記の基板領域の一部で形成された第３活性領
    域によって分離され、厚さの少なくとも一部が半導体内
    に入れられた厚い第１絶縁層と、薄い絶縁層とが存在し
    、この第１絶縁層は第１の深さ迄半導体内に延在し、前
    記の横方向に隔てられた第１と第２活性領域間で前記の
    第３活性領域を被覆するようにした集積回路において、
    第１（２、４２）と第２（３、４３）活性領域は前記の
    第１の深さよりも深く半導体内にあり、夫々が第１と第
    ２部分を有し、第１（２、４２）と第２（３、４３）活
    性領域の前記の第１部分は、第１（８、４８）と第２（
    ９、４９）導電層で夫々被覆された第２導電型の第１（
    ６、４６）と第２（７、４７）接触領域によって夫々被
    覆され、第１（２；４２）と第２（３、４３）活性領域
    の前記の第２部分は、前記の第１の厚い絶縁層（４、４
    １）で被覆されたことを特徴とする静電放電に対する保
    護デバイスを有する集積回路。 ２、基板領域（１）は、第１（２、４２）と第２（３、
    ４３）活性領域よりも低濃度にドープされた特許請求の
    範囲第１項記載の集積回路。 ３、第１（６、４６）と第２（７、４７）接触領域は、
    第２導電型のエピタキシャル層の部分を形成する特許請
    求の範囲第１項または第２項記載の集積回路。 ４、第２活性領域（３、４３）は第１活性領域（２、４
    ２）を完全に取囲み、第２接触領域（７）は、絶縁ダク
    ト（１５）を形成する領域（１６）を除いて第１活性領
    域（２、４２）を取囲み、第１導電層（８）は、かくて
    形成された前記のダクト（１５）を通過する第１接触条
    帯（１２）を有し、この接触条帯が、保護されべき入力
    回路との接続部を形成する特許請求の範囲第１項、第２
    項または第３項記載の集積回路。 ５、第１導電層（１０８）は第１金属化表面を有し、第
    ２活性領域（１０３）は第１活性領域（１０２）の周囲
    を取囲み、第２導電層（１０７）は、第２絶縁ダクト（
    １１５）を形成する領域を除いて前記の第２活性領域（
    １０３）を被覆し、第１導電層（１０８）は前記の第２
    絶縁ダクト（１１５）を通過する第２接触条帯（１１２
    ）を有し、この接触条帯が、保護さるべき入力回路との
    接触部を形成する特許請求の範囲第１項、第２項または
    第３項記載の集積回路。 ６、第２導電層（９）は、基準電圧源との接続を確立す
    るために配設された第３接触条帯（１３）を有する特許
    請求の範囲第４項または第５項記載の集積回路。 ７、第１の厚い絶縁層は、活性領域（４２、４３）の表
    面の大部分を被覆する絶縁層（２８）の一部（４１）に
    よって形成され、自身は、第２導電層（４９）に隣接す
    る領域（５１）を除いて第２金属化表面（４８、５０）
    によって被覆され、この第２金属化表面（４８、５０）
    は、該金属化表面を第１活性領域（４２）と電気接続す
    る第１部分（４８）を有する特許請求の範囲第１項、第
    ２項または第３項記載の集積回路。 ８、第１活性領域（４２）は、一方においては、ｎ≧１
    で２ｎ−１の活性分岐を有し、他方においては、ｎ＞１
    に対しては前記の２ｎ−１の活性分岐（１３０）の端部
    を互いに接続しまたｎ＝１に対しては第１活性領域（４
    ２）の分岐（３０）の端部（３１）で形成される第１電
    気接続部分（１３１）を有し、第２活性領域（４３）は
    、一方においては２ｎ個の活性分岐（１２１、１２２、
    １２３）を有しまた他方においてはこの２ｎの活性分岐
    （１２１、１２２、１２３）の端部を互に接続する第２
    電気接続部分（１２０）を有し、第１および第２活性領
    域（４２、４３）の活性分岐（１２１、１２２、１２３
    、１３０）はくし歯を互に入り込ませた形に配され、前
    記の第１（１３１）と第２（１２０）電気接続部分は、
    第１部分（４８）が第２金属化表面（４８、５０）の残
    余の部分を限界するように、第１および第２導電層（４
    ８、５０、４９）に接続された特許請求の範囲第７項記
    載の集積回路。 ９、ｎ＝１で、第２活性領域（４３）はＵ字形を有し、
    その分岐（２１、２２）は第１活性領域（４２）を取囲
    み第２活性領域（４３）の分岐（２１、２２）の幅は第
    １活性領域（４２）の幅の半分に等しい特許請求の範囲
    第８項記載の集積回路。 １０、ｎ＞１で、第２活性領域（４３）の外側活性分岐
    （１２１、１２２）は他の分岐（１２０）および第１活
    性領域（４２）の分岐（１３０）の幅の半分に等しい幅
    を有する特許請求の範囲第８項記載の集積回路。 １１、第１活性領域（４２）は、一方においてはｎ≧で
    ２ｎ−１の活性分岐（２３０）を有し、他方においてｎ
    ＞１に対しては前記の２ｎ−１の活性分岐（２３０）の
    端部を互に連結しまたｎ＝１に対しては第１活性領域（
    ２４２）の分岐（２３０）の一端（２４３）によって形
    成され、第２活性領域（４３）は２ｎの活性分岐（２２
    １、２２２）を有し、第１および第２活性領域（２４２
    、４３）の活性分岐（２２１、２２２、２３０）はくし
    歯を互に入り込ませた形に配され、第２活性領域（４３
    ）の２ｎの活性分岐（２２１、２２２）は第２導電層（
    ２４９）によって互に電気接続され、第１活性領域（２
    ４２）の少なくとも１つの活性分岐（２３０）は、第１
    電気接続部分（２４６）が位置する端（２４３）と反対
    の端（２４４）で、第１活性領域（２４２）と同一導電
    型の延長埋込部分（２４０）によって延長され、その自
    由端（２１１）は、保護さるべき入力（Ｅ）の入力段（
    ２０２）に接触領域（２２０）によって接続された特許
    請求の範囲第８項記載の集積回路。
JP60285862A 1984-12-21 1985-12-20 静電放電に対する保護デバイスを有する集積回路 Granted JPS61154154A (ja)

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FR8419656 1984-12-21

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1236797B (it) * 1989-11-17 1993-04-02 St Microelectronics Srl Dispositivo monolitico di potenza a semiconduttore di tipo verticale con una protezione contro le correnti parassite.
US5070388A (en) * 1990-01-19 1991-12-03 Harris Corporation Trench-resident interconnect structure
US5138413A (en) * 1990-10-22 1992-08-11 Harris Corporation Piso electrostatic discharge protection device
US5451799A (en) * 1992-12-28 1995-09-19 Matsushita Electric Industrial Co., Ltd. MOS transistor for protection against electrostatic discharge
JP3155134B2 (ja) * 1993-10-27 2001-04-09 ローム株式会社 半導体装置
US5734192A (en) * 1995-12-22 1998-03-31 International Business Machines Corporation Trench isolation for active areas and first level conductors
JPH10303291A (ja) * 1997-04-25 1998-11-13 Nippon Steel Corp 半導体装置及びその製造方法
US9691750B2 (en) * 2015-01-30 2017-06-27 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and layout method thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2981877A (en) * 1959-07-30 1961-04-25 Fairchild Semiconductor Semiconductor device-and-lead structure
DE2011701A1 (de) * 1970-03-12 1971-09-30 Licentia Gmbh Lateraltransistor
US3890634A (en) * 1970-10-23 1975-06-17 Philips Corp Transistor circuit
US3697828A (en) * 1970-12-03 1972-10-10 Gen Motors Corp Geometry for a pnp silicon transistor with overlay contacts
US4064527A (en) * 1976-09-20 1977-12-20 Intersil, Inc. Integrated circuit having a buried load device
DE2860654D1 (en) * 1977-09-08 1981-08-06 Gen Electric Co Ltd Planar pnpn semiconductor device of circular geometry and magnetic field sensor using such a device
JPS5572081A (en) * 1978-11-27 1980-05-30 Fujitsu Ltd Input clamping circuit
IT1111981B (it) * 1979-02-13 1986-01-13 Ates Componenti Elettron Struttura di transistore v(br)ceo protetto per il caso di inversione delle polarita' di alimentazione e prodotto risultante
DE3035462A1 (de) * 1980-09-19 1982-05-13 Siemens AG, 1000 Berlin und 8000 München Halbleiterelement
IT1150062B (it) * 1980-11-19 1986-12-10 Ates Componenti Elettron Protezione di ingresso per circuito integrato di tipo mos, a bassa tensione di alimentazione e ad alta densita' di integrazione
NL8100347A (nl) * 1981-01-26 1982-08-16 Philips Nv Halfgeleiderinrichting met een beveiligingsinrichting.
JPS5843557A (ja) * 1981-09-08 1983-03-14 Toshiba Corp 半導体装置
EP0242383B1 (en) * 1985-10-15 1991-08-28 AT&T Corp. Protection of igfet integrated circuits from electrostatic discharge

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FR2575333B1 (fr) 1987-01-23
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