JPS61154134A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS61154134A
JPS61154134A JP27382484A JP27382484A JPS61154134A JP S61154134 A JPS61154134 A JP S61154134A JP 27382484 A JP27382484 A JP 27382484A JP 27382484 A JP27382484 A JP 27382484A JP S61154134 A JPS61154134 A JP S61154134A
Authority
JP
Japan
Prior art keywords
heat treatment
wafer
temperature
treatment
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP27382484A
Other languages
English (en)
Inventor
Matsuo Takaoka
高岡 松雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP27382484A priority Critical patent/JPS61154134A/ja
Publication of JPS61154134A publication Critical patent/JPS61154134A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の製造方法に係り、特にウェハ製造
過程での結晶欠陥を低減する熱処理方法に関する。
従来の技術 一般に半導体ウェハ(wafer)はインゴットからス
ライスされ、次にスライスで生じたウェハ表面層の平面
度の向上のためにラッピングが施され、更にウェハ表面
のダメージ層除去の為にHF/HNO3等の酸、又はア
ル5カリ等による化学エツチングが行なわれ1、そして
鏡面仕上げ(ポリッシング)が施されている。
上記ウェハの製造工程に於いて半導体インゴットをCZ
法で引き上げる際に加わる熱によって発650℃の温度
、0〜10時間、窒素、酸素、アルゴン等のwet又は
dry雰囲気中で通常上記化学エツチングの後又はスラ
イシング後で実施される。
発明が解決しようとする問題点 上記ドナーキラーの処理では鏡面仕上後の結晶欠陥はシ
ャローピット密度で10” cm−”程度もあり、半導
体デバイスの特性を著しく劣化させていた。
問題点を解決するための手段 上記問題点は、本発明によれば半導体金属インゴットを
スライスし、該半導体金属スライス面にラッピングを施
し、化学エツチングを施し、更に鏡面仕上げを行なう工
程を含む半導体装置の製造方法において、前記化学エツ
チング工程と鏡面仕上げ工程の間で750℃以上で12
50℃以下の温度で熱処理を施すことを特徴とする半導
体装置の製造方法によって解決される。
作用 すなわち、本発明によれば、ウェハを化学エツチングし
た後、従来の650℃程度の熱処理であるドナーキラー
の処理の他に、750℃以上1250℃以下の温度での
熱処理を施すことにより結晶欠陥や不純物をより効果的
にウェハの表面側に移行せしめることが可能となる。な
お750℃未満の温度の熱処理では酸化、アニールの効
果がほとんどなく1250℃を超えた温度での熱処理で
は熱処理材を融かす恐れがあるために制限される。
実施例 例えば4インチ径の単結晶シリコンのインゴットを約6
30μmの厚さを有するシリコンウェハにスライスし、
次に約30μmの深さの両面ラフピンク加工を行い、ウ
ェハ表面の平面度を向上させた。次ぎに弗酸1体積、硝
酸10体積の混酸で更にウェハ表面を化学エツチングし
ダメージ層を除去した。該化学エツチングにより片面的
20μmのシリコン層が除去された。この化学エツチン
グの後、第1図に示した熱処理曲線の如く熱処理を施し
た。すなわち、先ず複数枚のウェハーを200cm/分
の速度で通常のドナーキラー処理炉に挿入し、650℃
の温度、20%酸素、残部窒素の雰囲気中で1時間ドナ
ーキラー処理を行い、次に乾燥窒素(dry Nz)雰
囲気で10℃/分の速度で35分間で1000℃の温度
に上昇させ雰囲気をnet酸素として1000℃の温度
で1時間本発明の特徴たる熱処理を行なう。咳i o 
o o℃の熱処理後、dry窒素雰囲気として2℃/分
のゆっくりした速度で700℃迄温度を下げ100cm
/分の速度で炉から取り出し熱処理を完了させた。
上記の如く新たな熱処理工程を含んだドナーキラー処理
工程を終えた後、通常の鏡面仕上げ(片面)を施しゲッ
タリング効果を確かめた。その結果、シャローピット密
度は約162012と従来の10” crt+−”より
大幅に減少していることがわかった。
なお本実施例では本発明に係る熱処理を従来のドナーキ
ラー処理の後に施しているが、その前に施しても同様の
効果を得、また従来のドナーキラー処理を施さず本発明
に係る高温の熱処理のみでも良好な効果を得る。
更にまた、実施例ではシリコンウェハの場合ノみを示し
ているが、本発明はガリウム砒素(GaAs)、インジ
ウムリン(InP)等の化合物半導体に於いても、用い
ることが可能である。
発明の詳細 な説明したように本発明によればウェハの結晶欠陥、例
えばシャロービット密度等を減少させることができ、デ
バイスの特性向上、歩留向上が実現される。
【図面の簡単な説明】
第1図は本発明に係る熱処理方法を説明するための図で
ある。

Claims (1)

    【特許請求の範囲】
  1. 1、半導体金属インゴットをスライスし、該半導体金属
    スライス面にラッピングを施し、化学エッチングを施し
    、更に鏡面仕上げを行なう工程を含む半導体装置の製造
    方法において、前記化学エッチング工程と鏡面仕上げ工
    程の間で750℃以上で1250℃以下の温度で熱処理
    を施すことを特徴とする半導体装置の製造方法。
JP27382484A 1984-12-27 1984-12-27 半導体装置の製造方法 Pending JPS61154134A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP27382484A JPS61154134A (ja) 1984-12-27 1984-12-27 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP27382484A JPS61154134A (ja) 1984-12-27 1984-12-27 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS61154134A true JPS61154134A (ja) 1986-07-12

Family

ID=17533064

Family Applications (1)

Application Number Title Priority Date Filing Date
JP27382484A Pending JPS61154134A (ja) 1984-12-27 1984-12-27 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPS61154134A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04255228A (ja) * 1991-02-07 1992-09-10 Mitsubishi Electric Corp 半導体ウエハの製造方法
JPH058785U (ja) * 1991-07-03 1993-02-05 日立マクセル株式会社 テープカートリツジ
JP2003124220A (ja) * 2001-10-10 2003-04-25 Sumitomo Mitsubishi Silicon Corp シリコンウェーハの製造方法及びシリコンウェーハ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04255228A (ja) * 1991-02-07 1992-09-10 Mitsubishi Electric Corp 半導体ウエハの製造方法
JPH058785U (ja) * 1991-07-03 1993-02-05 日立マクセル株式会社 テープカートリツジ
JP2003124220A (ja) * 2001-10-10 2003-04-25 Sumitomo Mitsubishi Silicon Corp シリコンウェーハの製造方法及びシリコンウェーハ

Similar Documents

Publication Publication Date Title
KR100733111B1 (ko) 접합 soi 웨이퍼의 제조방법 및 접합 soi 웨이퍼
KR100874724B1 (ko) 접합 웨이퍼의 제조방법
US4885056A (en) Method of reducing defects on semiconductor wafers
JP5251137B2 (ja) 単結晶シリコンウェーハおよびその製造方法
US4042419A (en) Process for the removal of specific crystal structure defects from semiconductor discs and the product thereof
JPS583374B2 (ja) シリコン単結晶の処理方法
JP3085184B2 (ja) Soi基板及びその製造方法
US4410395A (en) Method of removing bulk impurities from semiconductor wafers
US4878988A (en) Gettering process for semiconductor wafers
JP2742247B2 (ja) シリコン単結晶基板の製造方法および品質管理方法
JPS61154134A (ja) 半導体装置の製造方法
US8076219B2 (en) Reduction of watermarks in HF treatments of semiconducting substrates
KR101823229B1 (ko) 실리콘 웨이퍼의 제조 방법
JPH0561240B2 (ja)
JP3177937B2 (ja) 半導体シリコンウェーハの製造方法
JP4259881B2 (ja) シリコンウエハの清浄化方法
JPH1070099A (ja) サンドブラストを施した半導体ウエーハの洗浄方法およびこの方法で洗浄した半導体ウエーハ
JPH0319688B2 (ja)
JPS61251600A (ja) ウエハ−の加工法
JP2652344B2 (ja) シリコンウエーハ
JP3359434B2 (ja) エピタキシャルウェーハの製造方法
JPS6332938A (ja) 化合物半導体ウエ−ハの製造方法
KR100423754B1 (ko) 실리콘 웨이퍼의 고온 열처리 방법
JPS5933972B2 (ja) シリコン基板の製造方法
JPS6055629A (ja) ミラ−ウェハの製造方法