JPS61151775A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に関し、例えば文書、図面等の
ように、画と、文字等のキャラクタとを含んで構成され
た画像を表すディジタルデータでなる情報（以下これを
画像情軸と呼ぶ）を処理する場合に適用して好適なもの
である。

〔従来の技術〕

この種の画像情報を対象とするデータ処理装置の適用範
囲は拡大しつつあり、文書作成、電子ファイル、相互通
信等を一連のシステムとして簡易かつ安価に構築できれ
ば、オフィスオートメーション（０ｆｆｉｃｅ　Ａｕｔ
ｏｍａｔｉｏｎ　）　、フイウチャーオフ゛ザオフィス
（Ｆｕｔｕｒｅ　ｏｆ　ｔｈｅ　ｏｆｆｉｃｅ　）、ペ
ーパーレスオフィス（ｐａｐｅｒｌｅｓｓ　ｏｆｆｉｃ
ｅ　）などの分野における一般事務処理業務に有用なデ
ータ処理装置を提供し得ると考えられる。

ところがこの種の画像情報は、所定のコードにコード化
された一般のデータを処理する場合（例えば数値演算、
データプロセッシング、ワードプロセッシング等の場合
）と比較して、約１００倍程度以上の大量な情報量を有
する。従って画像情報をディジタル処理する際には、一
般データを処理する場合と比較して１００倍以上の゛ス
ループットをもつ機械を使用する必要がある。そのため
従来は、大量にデータ処理をなし得るように特殊仕様に
よって設計した専用のブロセウサ、専用のハードウェア
ロジック、または大型電子計算機を用いると共に、デー
タを圧縮して処理量を低減させることにより機械の負担
を軽減させるような方法が採用されている。

〔発明が解決しようとする問題点〕

ところがこの従来の方法を用いる場合には、データ処理
装置全体としての構成が大型複雑になることを避は得す
、しかも特殊設計の高価な装置を用いなければならない
問題がある。

かかる問題点を解決するためには、画像情報を汎用装置
として入手できるパーソナルコンピュータ、ミニコンピ
ユータ、オフィスコンピュータなどを用いて処理するこ
とが考えられるが、これらの汎用装置は大量なデータを
処理できるようには構成されてはおらず、その処理速度
は遅く、また単独で多様な仕事を実行できるような処理
能力をもっていないため、単にこれらの汎用装置の機能
をそのまま用いても、大量なデータを短時間の間に処理
することはできない。

本発明は以上の点を考慮してなされたもので、画像情報
を処理するにつき、それ自体処理速度、処理能力が低い
汎用のマイクロプロセッサ、メモリ等のデバイスを多数
個用いてシステムバスを介して互いに結合すると共に、
各デバイスにおけるデータの処理を同時並列的に実行す
るような仲裁機能をもたせるようにすることにより、実
用上十分な実行処理速度を有するデータ処理装置を提案
しようとするものである。

〔問題点を解決するための手段〕

かかる問題点を解決するため第１の発明においては、デ
ータを入力するデータ入力手段９Ｂ、９Ｃ１７Ｆと、入
力されたデータ又は処理されたデータを表示する表示手
段９Ｊ、９にと、入力されたデータ又は処理されたデー
タを蓄積するファイル蓄積手段５と、これらの各手段と
システムバス１を介して結合された共有記憶手段２とを
少なくとも有し、データ入力手段９Ｂ、９Ｃ１７Ｆによ
って指定されたデータ処理を実行するデータ処理装置に
おいて、データ処理についての仕事を複数のサブシステ
ム５〜１２に分担させ、各サブシステム５〜１２はシス
テムバス１にそれぞれ結合されたプロセッサＰＯ−Ｐ７
を用いてそれぞれ分担した仕事を実行するようになされ
、また共有記憶手段２をそれぞれシステムバス１に結合
された複数のメモリバンクＭＢＯ−ＭＢ７によって構成
し、各サブシステム５〜１２のプロセッサＰＯ〜Ｐ７が
メモリバンクＭＢＯ〜ＭＢ７の１つを指定してシステム
バス１を通じてデータの送受をすべきことを内容とする
メモリ要求を出したとき、仲裁装置部１６によって、そ
れぞれ指定されたメモリバンクの占有を許すイネーブル
信号を発生するようにし、仲裁装置部１６は、プロセッ
サＰＯ〜Ｐ７及びメモリバンクＭＢＯ〜ＭＢ７間に送受
されるデータを所定データ量の区分データに区分し、複
数のプロセッサＰＯ〜Ｐ７から同時に出されたメモリ要
求についてのデータの処理を、システムバス１のバスク
ロックと同期しながら、区分データごとに順次同時並列
的に実行するようにする。

かかる構成に加えて特に本発明においては、２以上のプ
ロセッサから同じメモリバンクに対して同時にメモリ要
求が出されたとき、各プロセッサに対して予め定めた優
先順位に従って、当該同時に出されたメモリ要求のうち
の１つを優先選択してこの優先選択したメモリ要求につ
いてのデータを処理することによって競合を仲裁するよ
うにする。

〔作用〕

データ処理装置は、各プロセッサからのメモリ要求に基
づいてそれぞれ処理すべきデータを所定データ量の区分
データに区分して、この区分データごとに各メモリ要求
に対応するデータの処理をシステムバスのバスクロック
に同期しながら同時並列的に実行して行く。

このようにすれば、各プロセッサのメモリ要求が順次シ
ーケンシャルに発生する場合に、各メモリ要求に対する
全部のデータを一挙に処理せずに区分データごとに処理
できることにより、区分データについて順次同時並列的
データ処理を実行できることになる。その結果全部のメ
モリ要求に対応するデータ処理のうちの大部分を、同時
に出された複数のメモリ要求についての区分データの処
理を同時に実行している時間ＴＺＯ（第３図）の間に処
理できることにより、全体としての処理時間を格段的に
短縮することができる。

かくするにつき、本発明においては、同一のメモリバン
クに対して同時に２以上のプロセッサからメモリ要求が
出されたとき、仲裁装置部１６が、予め決められた優先
順位に従って当該同時に出されたメモリ要求のうちの１
つを優先選択し、当該優先選択したメモリ要求について
のデータを処理できるようにしたことにより、同一のメ
モリバンクに対するメモリ要求の競合を確実に仲裁する
ことができ、従って有効に同時並列的なデータ処理を実
現し得る。

〔実施例〕

以下図面について本発明の一実施例を詳述する。

（全体の構成） データ処理装置は第１図に示すように、順次シーケンシ
ャルに実行すべき一連のデータ処理ステップについての
仕事をそれぞれ分担する８つのサブシステムに結合され
るシステムバス１を有し、各サブシステムによって共有
される共有記憶装置２に結合されている。

共有記憶装置２は、バス及びメモリコントローラ（ＭＢ
Ｃ）を搭載してなるボード２Ａと、それぞれ２　（ｍｅ
ｇａ　ｂｙｔｅ）　　（以下（ＭＢ）と表す）の記憶容
量を有するＲＡＭを搭載してなる２枚のボード２Ｂ及び
２Ｃとを有し、バス及びメモリコントローラ（ＭＢＣ）
はシステムバス１を介して各サブシステムからメモリ要
求が到来したとき、対応するデータをローカルバス２Ｄ
を通じてボード２Ｂ及び２ＣのＲＡＭから読出し、又は
書込むようになされている。その際に特に、各サブシス
テムからのメモリ要求が競合したとき、バス及びメモリ
コントローラ（ＭＢＣ）は、この競合関係を仲裁し、か
（して同時並列的にデータを処理することができる上う
にすることにより、短時間の間に全てのサブシステムの
要求に応答する機能を有する。

システムバス１は、各サブシステムに設けられたプロセ
ッサ（ＣＰＵ）ＰＯ〜Ｐ７に接続され、各プロセッサＰ
Ｏ〜Ｐ７は共有記憶装置２のバス及びメモリコントロー
ラ（ＭＢＣ）との間に、信号及びデータの受は渡しをす
るために、全てのプロセッサＰＯ〜Ｐ７に共用される。

第１のサブシステムにはファイル蓄積装置（ＳＴＳ）５
が割当てられ、２　（ＭＢ／ｓｅｃ　］のデータ処処理
炭を有するプロセッサＰＯがシステムバスｌに接続され
ている。プロセッサＰＯはボード５Ａに搭載され、デー
タ処理装置のデータをファイリングするための蓄積装置
を構成するＤＲＡＷ　（Ｄｉｒｅｃｔ　Ｒｅａｄ　ａｆ
ｔｅｒ　Ｗｒｉｔｅ　）　５　Ｂ及びＨＤＤ（Ｈａｒｄ
　Ｄｉｓｋ　Ｄｒｉｖｅ　）　５　Ｇにファイルデータ
を蓄積し、又は読出し得るようになされている。この実
施例の場合、ボード５Ａ上にＤＲＡＷ５Ｂに対するイン
ターフェイス（ＤＲＡＷ　　Ｉ／Ｆ）が設けられており
、またＨＤＤ５Ｇに対するインターフェイス（ＨＤＤ　
　Ｉ／Ｆ）を搭載するボード５Ｄがローカルバス５Ｅを
通じてプロセッサＰＯに結合されている。

かくして、プロセッサＰＯは、共有記憶装置２のデータ
をシステムバスｌを用いてＨＤＤ５Ｃ又はＤＲＡＷ５Ｂ
に蓄積し、またＨＤＤ５Ｇ又はＤＲＡＷ５Ｂのデータを
システムバス１を用いて共有記憶装置２に転送する。

また第２のサブシステムにはデータ伝送装置（ＮＴＳ）
６が割当てられ、システムバス１に２〔ＭＢ／ｓｅｅ　
）のデータ処理速度を有するプロセッサＰ１が接続され
ている。プロセッサＰＬは伝送コントロール回路（ｆ！
ｔｈｅｒｎｅｔ　Ｃｏｎｔｒｏｌｌｅｒ）と共にボード
６Ａ上に搭載され、システムバス１から伝送装置６Ｂを
介して同軸ケーブルでなる伝送路６Ｃに対してデータを
送出すると共に、伝送路６Ｃを介して到来するデータを
システムバス１側に取込むことができるようになされて
いる。

かくしてプロセッサＰｌによって、共有記憶装置２のデ
ータをシステムバス１を用いて伝送装置６Ｂに送出し、
又は伝送装置６Ｂを介して外部から到来するデータをシ
ステムバス１を用いて共有記憶装置２に取込む、その結
果データ処理装置を外部装置に結合することにより、さ
らに規模の大きいデータ処理システムを構築できるよう
になされている。

第３のサブシステムには画像読取プリント装置（ＩＤＳ
）７が割当てられ、システムバスｌに２（ＭＢ／ｓｅｃ
　）の処理速度を有するプロセッサＰ２が接続される。

プロセラ゛すＰ２は画像入出力コントローラ（Ｉｒｔｒ
ａｇｅ　Ｉ　／　ＯＣｏｎｔｒｏｌｌｅｒ　）と共にボ
ード７Ａに搭載され、この画像入出力コントローラの制
御の下に、ローカルバス７Ｂを介し、さらにそれぞれ画
像プリンタインターフェイス（ＩＰ！／Ｆ）のボード７
Ｃ及び画像リーダインターフェイス（ＩＲＩ／Ｆ）のボ
ード７Ｄをそれぞれ介して画像プリンタ（ＩＰ）７Ｅ及
び画像リーグ（ＩＲ）７Ｆに結合されている。か（して
プロセッサＰ２は画像リーグ７Ｆによって読取った画像
データをシステムバス１を用いて共有記憶装置２に取込
み、また共有記憶装置２のデータをシステムバス１を介
して画像プリンタ７已においてプリントするようになさ
れている。

第４のサブシステムには画像情報圧縮伸長装置（ＣＤＳ
）８が割当てられ、２　（ＭＢ／ｓｅｃ　）のデータ処
理速度を有するプロセッサＰ３がシステムバス１に接続
されている。プロセッサＰ３は圧縮伸長コントローラＣ
Ｃｏｍｐｒｅｓｓ　／Ｄｅｃｏｍｐｒｅｓｓ　ｃｏｎｔ
ｒｏｌｌｅｒ）　と共にボード８Ａに搭載され、共有記
憶装置２のデータをシステムバス１を用いて読取り、こ
のデータをローカルバス８Ｂを通じてそれぞれ圧縮処理
回路（ＣＯＭＰ）のボード８Ｇ、又は伸長処理回路（Ｄ
ＥＣＯＭＰ）のボード８Ｄに転送すると共に、圧縮又は
伸長処理されたデータをシステムバスｌを用いて共有記
憶装置２に送出する。

画像情報圧縮伸長装置８はファイル蓄積装置５のＨＤＤ
５Ｃ又はＤＲＡＷ５Ｂに蓄積すべきデータを例えばＭＨ
方式（Ｍｏｄｉｆｉｅｄ　Ｈｕｆｆ＋＊ａｎ　）又はＭ
Ｈ方式（Ｍｏｄｌｆｉｅｄ　ＲＥＡＤ）によって予め圧
縮処理することにより蓄積データ量を拡大できるように
し、またＨＤＤ５Ｇ又はＤＲＡＷ５Ｂから読出された圧
縮されたデータを伸長して表示、プリント、伝送処理で
きるようにする。

第５のサブシステムには操作表示装置（Ｄ　Ｐ　Ｓ）９
が割当てられ、２．５　　（ＭＢ／ｓｅｃ　）のデータ
処理速度を有するプロセッサＰ４がシステムバス１に接
続されている。プロセッサＰ４が搭載されているボード
９Ａには、プロセッサＰ４が読込んだ画像データを映像
表示信号に変換処理する際に用いる処理プログラム及び
データを記憶するＲＯＭ及びＲＡＭが搭載される。

また操作表示装置９は操作入力手段としてキーボード９
Ｂ及びマウス９Ｃを有し、このキーボード９Ｂ及びマウ
ス９Ｃのデータをボード９Ａに搭載されているシリアル
入力回路（Ｓ　　ｌ１０）を通じてプロセッサＰ４に入
出力し得るようになされている。

ここでキーボード９Ｂ及びマウス９Ｃから入力されるデ
ータはそれぞれ所定のフォーマットを有するコード化さ
れたデータでなり、プロセッサＰ４はこの入力データ（
例えば文字、記号等でなるキャラクタデータ又はコマン
ドデータ）をシステムバス１を用いて共有記憶装置２に
転送し得る。

これに対してプロセッサＰ４は、画像データ（すなわち
画、キャラクタ、又は画及びキャラクタの混合を表すデ
ータでなる）を表示する場合には、これらのデータをロ
ーカルバス９Ｄを通じてボード９Ｅのビットマツプコン
トローラＢＭＣにコマンド及びデータとして与える。こ
こで、プロセッサＰ４は、コード化されたキャラクタデ
ータについてはこれをコマンドとしてビットマツプコン
トローラ（ＢＭＣ）に転送して対応するフォントデータ
に変換した後、ローカルバス９Ｆを介してビデオメモリ
（ＶＲＡＭ）のボード９Ｇ及び９Ｈに転送して２次元の
画面メモリ上に展開する。

一方画像リーダ７Ｆにおいて発生される画像データは、
画素の白黒をそのまま表すコード化されていないデータ
でなり、これを表示するときプロセッサＰ４は、コード
化されているキャラクタデータに対して行ったような変
換はせずに、そのまま２次元の画面メモリ上に展開する
。

このようにしてＶＲＡＭ上に展開された画像データは、
ボード９Ｉに搭載されたタイミング回路（Ｔ　Ｉ　Ｍ）
によってローカルバス９Ｆを介して読出されて例えば陰
極線管（ＣＲＴ）でなるディスプレイ９Ｊ及び９に上に
表示される。

以上の機能に加えてプロセッサＰ４は、システムバス１
を介して共有記憶装置２から画像データを読出して１枚
の画面に組立て編集し、また１枚の画面上にキーボード
９Ｂから入力されたキャラクタを挿入する機能をもつ。

プロセッサＰ４は、この組立編集の際の処理データをＣ
ＲＴ９Ｊ、９に上に表示し、また組立編集が終わったデ
ータをシステムバス１を介して共有記憶装置２に転送す
る。

かくして操作表示装置９は、ファイル蓄積装置５から共
有記憶装置２に読出された画像データを用いて、操作入
力手段としてのキーボード９Ｂ及びマウス９Ｃの操作に
応じて１枚の画面に組立編集してディスプレイ９Ｊ又は
９Ｋに表示すると共に、システムバス１を用いて共有記
憶装置２に転送する。このデータはファイル蓄積装置５
に蓄積され、又は画像読取プリント装置７の画像プリン
タ７Ｅによってプリントされ、又はデータ伝送装置６か
ら外部へ伝送される。

第６のサブシステムには主制御装置（ＰＯ２）１０が割
当てられ、２．５　　（ＭＢ／５ｅｃ）のデータ処理速
度を有するプロセッサＰ５がシステムハス１に接続され
ている。プロセッサＰ５が搭載されているボードＩＯＡ
はローカルバスＩＯＢを介してボードｉｏｃのＲＡＭ及
びボード１００の入力装置Ｉ１０が結合され、フロッピ
ディスクドライブ（ＦＤＤ）からＩｌｏを介してローカ
ルメモリとしてのＲＡＭに書込まれたシステム動作プロ
グラム（オペレーティングシステム、アプリケーション
プログラム等）によって、システムバスｌに結合されて
いる各サブシステム及び共有記憶袋Ｗｚを全体として制
御する。かかる制御のためのインターラブド、アテンシ
ョン信号は制御信号ライン３を介して主制御装ｒｆ！、
１０及び全てのサブシステム間に送受される。

またプロセッサＰ５は、ボード１０ＣのＲＡＭに入力さ
れたプログラムによって画像プリンタ７Ｅにおいてプリ
ントする画像データの組立処理を実行する。

第７及び第８のサブシステムには予備装置１１及び１２
が割当て、られる（そのプロセッサを２６及びＰ７で表
す）。これにより新たな機能を追加できるようになされ
ている。

第１図の構成において、オペレータは操作表示装置９の
キーボード９Ｂ、マウス９Ｃを用いてモードを指定する
コマンド、及び文字、記号等のキャラクタデータを入力
し得ると共に、画及びキャラクタを含んでなる画像デー
タを画像読取プリント装置７の画像リーグ７Ｆを用いて
入力し得る。

ここでキーボード９Ｂ及びマウス９Ｃから入力されるデ
ータは転送、処理し易い所定のコードを有するデータと
して得られ、従って比較的少ないデータ量でキャラクタ
データの人力をし得る。これに対して画像読取プリント
装置９の画像リーグ７Ｆから入力される画像データは、
各画素の白黒をバイナリ−コードで表すデータで構成さ
れているので、データ量が格段的に大きくなる。

キーボード９Ｂ又はマウス９Ｃから入力されたデータは
、操作表示装置９のプロセッサＰ４からシステムバス１
を用いて共有記憶装置２に一旦書込まれた後、再度シス
テムバスｌを通じて画像情報圧縮伸長装置８に転送され
てデータの圧縮処理をする。かくして処理されたデータ
は再度システムバス１を用いて共有記憶装置２に転送さ
れる。

その後このデータは再度システムバスｌを用いてファイ
ル蓄積装置５に転送され、外部記憶装置としてのＨＤＤ
５Ｃ又はＤＲΔＷ５Ｂに蓄積される。

同様にして画像読取プリント装置７から入力された画像
データは、システムハス１を用いて一旦共有記憶装置２
に取込まれた後、再度システムバス１を用いて画像情報
圧縮伸長装置８に転送され、圧縮処理された後再度シス
テムバス１を用いて共有記憶装置２に転送され、その後
再度システムバス１を用いてファイル蓄積装置５に転送
されてＨＤＤ５Ｃ又はＤＲＡＷ５Ｂに蓄積される。

このようにして）ＩＤＤ５Ｃ及びＤＲＡＷ５Ｂには画像
情報圧縮伸長装置８において圧縮されたデータが蓄積さ
れているが、このデータは操作表示装置９のディスプレ
イ９Ｊ、９に、又は画像読取プリント装置７の画像プリ
ンタ７已に出力される。

この場合ＨＤＤ５Ｃ又はＤＲＡＷ５Ｂのデータは、操作
表示装置９のキーボード９Ｂ又はマウス９Ｃカラのデー
タに基づいてファイル蓄積装置５のＨＤＤ５Ｃ及びＤＲ
ＡＷ５Ｂの蓄積データをシステムバス１を用いて共有記
憶装置２に転送した後、再度システムバス１を用いて画
像情報圧縮伸長装置８に転送してデータを伸長処理する
。その結果帯られるデータは再度システムバスｌを用い
て共有記憶装置２に転送された後、再度システムバス１
を用いて操作表示装置９のディスプレイ９Ｊ、９Ｋ、又
は画像読取プリント装置７の画像プリンタ７Ｅにおいて
表示、又はプリントされる。このときディスプレイ９Ｊ
、９Ｋに供給される画像信号についての画面の組立ては
、操作表示装置９のプロセッサＰ４において実行され、
またプリンタ７已に供給される画像信号についての画面
の組立ては主制御装置１０のプロセッサＰ５において実
行される。

さらにファイル蓄積装置５に蓄積されたデータを編集し
直したり、新たにキーボード９Ｂ、又は画像リーグ７Ｆ
から入力される画像にキャラクタを挿入処理するモード
においては、各データを一旦共有記憶装置２に転送した
後、同様にしてプロセッサＰ４において編集する。

このようにして第１図のデータ処理装置は、主制御装置
１０のボード１０ＣのローカルメモリＲＡＭにフロッピ
ーディスクドライブＦＤＤから入力された動作プログラ
ム（すなわちオペレーティングシステム又はアプリケー
ションプログラム）に基づいて、各動作モードにおける
主制御装置１０の制御の下にデータの処理を実行して行
く。そしてこのデータ処理を実行する際には、共有記憶
装置２に対して各サブシステムがシステムバス１を共用
しながら共有記憶装置２をアクセスする。

このとき共有記憶装置２は、１つのサブシステムから出
されたメモリ要求に基づいて当該メモリ要求に基づくデ
ータの処理が終了するまで共有記憶装置２及びシステム
バスを占有させる必要がある。しかしこの占有時間が余
り長いと、その間に他のサブシステムから出たメモリ要
求に基づくデータの処理を長時間の間またなければなら
な（なる、この問題を解決するため共有記憶装置２は、
パス及びメモリコントローラ（ＭＢＣ）が各サブシステ
ムのプロセッサからのデータの供給を同時並列的に処理
するような仲裁機能をもつように構成され、かくして次
に述べるように一連のシーケンシャルなデータの処理を
時間直列的に実行した場合と比較して格段的に処理時間
を短縮できるようになされている。

なお、以下の説明において、信号及びデータの符号にバ
ーを付した場合は、負論理に基づいて表現したものであ
るものとする。

今、例えばファイル蓄積装置５の外部記憶装置としての
ＨＤＤ５Ｇ及びＤＲＡＷ５に格納されている画像データ
（圧縮処理されている）を検索して操作表示装置９のデ
ィスプレイ９Ｊ、９Ｋに表示させる場合には、第２図に
示す一連のデータ処理を順次シーケンシャルに処理して
行く。

すなわち０番目のデータ処理ステップＰＲＯにおいて、
主制御装置１０の制御の下にファイル蓄積装置５のＨＤ
Ｄ５Ｃ又はＤＲＡＷ５Ｂから読出すべき画像データを論
理的にサーチして検索する。

続く１番目のデータ処理ステップＰＲＩにおいてファイ
ル記憶装置５から当該検索されたデータが読出されて共
有記憶装置２に転送される。次に２番目のデータ処理ス
テップＰＲ２において共有記憶装置２に転送されたデー
タを画像情報圧縮伸長装置８のプロセッサＰ３によって
読出して伸長処理をした後共有記憶装Ｗ２に再書込する
２次に３番目のデータ処理ステップＰＲ３において共存
記憶装置２に再書込されたデータを操作表示装置９のプ
ロセッサＰ４が続出して画面の編集組立て及び字の挿入
等の処理を行った後共有記憶装置２に再度格納する６次
に４番目のデータ処理ステップＰＲ４において共有記憶
装置２に再度格納されたデータを操作表示装置９が読出
してビットマツプ：ＪントＣ１−ラ９Ｅ、ＶＲＡＭ９Ｇ
、９Ｈを介してディスプレイ９Ｊ、９Ｋに表示させる。

これらの一連のデータ処理ステップにおいて、システム
バス１を用いてデータを転送するステップは、１番目〜
４番目のデータ処理ステップＰＲ１〜ＰＲ４であり、そ
れぞれのステップにおいてデータを処理するプロセッサ
のデータ処理速度と、処理されるデータ量とに基づいて
決まる処理時間Ｔ１〜Ｔ４の総和処理時間が必要になる
。

すなわちデータ処理ステップＰＲＩにおいては、ファイ
ル蓄積装置！５のＨＤＤ５Ｇ又はＤＲＡＷ５Ｂから読出
されたデータが、プロセッサＰＯのデータ処理速度２　
（ＭＢ／ｓｅｃ　）の速度で共有記憶袋２２に時間ＴＩ
の間に転送される。また２番目のデータ処理ステップＰ
Ｒ２においては、画像情報圧縮伸長装置８のプロセッサ
Ｐ３が、そのデータ処理速度２　（ＭＢ／ｓｅｃ　）の
速度で共有記憶装置２のデータを読出し、伸長処理され
たデータをプロセッサＰ３が再度２　（ＭＢ／ｓｅｃ　
）のデータ処理速度で共有記憶装置２に格納し、かくし
て処理時間Ｔ２を必要とする。また３番目のデータ処理
ステップＰＲ３において操作表示装置９のプロセッサＰ
４が２．５　（ＭＢ／ｓｅｃ　）のデータ処理速度で共
有記憶装置２からデータを読出した後画面の組立て、字
の挿入等の編集処理を実行し、その後プロセッサＰ４が
再度２．５　（ＭＢ／ｓｅｃ　）のデータ処理速度で編
集後のデータを共有記憶装置２に格納し、かかるデータ
処理のために時間Ｔ３を必要とする。

また４番目のデータ処理ステップＰＲ４において操作表
示装置９のプロセッサＰ４がデータ処理速度２．５　（
ＭＢ／ｓｅｃ　）の速度で共有記憶装置２からデータを
読出してディスプレイ９Ｊ、９に上に表示させ、かかる
データ処理を実行するために時間Ｔ４を必要とする。

従って第１図の構成のデータ処理装置において。

第２図の一連のデータ処理ステップを順次シーケンシャ
ルに時間直列的に実行したとすると、データを処理する
ために必要な総和処理時間ＴＳＭ　Ｉは、 ＴＳＭＩ＝ＴＩ　＋Ｔ２＋Ｔ３＋Ｔ４・・・・・・（１
）になる。

本発明においては、原理的に、かかるデータ量の仕事を
所定の区分データ（例えば１６　（ｋＢ）又は８　（ｋ
Ｂ）　　（ＫＢ＝ｋｉｌｏｂｙｔｅ）程度）に区分し、
複数のプロセッサを用いて、同時かつ並列的に当該１区
分データずつデータの処理を実行する。

すなわち第２図の一連のデータ処理ステップＰＲ１〜Ｐ
Ｒ４においてそれぞれ処理すべきデータを第３図に示す
ように複数区分（図示の場合７区分ンに区分し、各区分
データを区分データ処理実行時間ＴＵＩ〜ＴＵＩＯごと
に順次シーケンシャルにかつ同時並列的に処理して行く
。

第３図（Ａ）において、第２図のデータ処理ステップＰ
ＲＩにおいて処理されるべき１番目の区分データとして
ファイル蓄積装置５から１セクタ分又は１トラック分を
プロセッサＰＯによって読出して処理実行時間ＴＵＩの
処理ステップＰＲＩｌの間に共有記憶装置２に転送する
。この１番目の区分データは第３図ＣＢ）に示すように
、次の処理実行時間ＴＵ２の間に、第２図のデータ処理
ステップＰＲ２の１番目の処理データとして処理ステッ
プＰＲ２１において処理され、画像情報圧縮伸長装置８
のプロセッサＰ３によって共有記憶装置２から読出され
た後伸長処理され、その後共有記憶装置２に再格納され
る。、この再格納された１番目の区分データは第３図（
Ｃ）に示すように、第２図のデータ処理ステップＰＲ３
の１番目の処理データとして処理実行時間ＴＵ３の処理
ステップＰＲ３１において処理される。すなわちプロセ
ッサＰ４は共有記憶装置２の区分データを読出して編集
処理をした後共有記憶装置２に再格納する。

この再格納された１番目の区分データは第３図（Ｄ）に
示すように、第２図のデータ処理ステップＰＲ４の１番
目の処理データとして処理実行時間ＴＵ４におけるデー
タ処理ステップＰＲ４１において処理される。これによ
り共有記憶装置２の区分データはプロセッサＰ４によっ
て読出されてディスプレイ９Ｊ、９に上に表示される。

かくして１番目の区分データが処理実行時間ＴＵ１、Ｔ
Ｕ２、ＴＵ３、ＴＵ４の間にデータ処理ステップＰＲＩ
　Ｌ　ＰＨ１１、ＰＨ３１、−ＰＨ１０の順序でシーケ
ンシャルに処理されて行く。

この間において、２番目の処理実行時間ＴＵ２になると
、ファイル蓄積装置５のプロセッサＰＯがデータ処理ス
テップＰＲ１２において外部記憶装置から２番目の区分
データを続出して共有記憶装置２に格納する。この２番
目の区分データは、１番目の区分データの場合と同様に
して順次続く処理実行時間ＴＵ３、ＴＵ４、ＴＵ５に移
るごとに、データ処理ステップＰＲ２２、ＰＨ１０、Ｐ
Ｈ１０においてデータ処理されて行き、その結果処理実
行時間ＴＵ５においてディスプレイ９Ｊ、９に上に表示
される。

以下同様にして３番目、４番目、・・・・・・、の区分
データが処理実行時間ＴＵ３、ＴＵ４・・・・・・にお
いてファイル蓄積装置５から順次読出されて行き、この
３番目、４番目・・・・・・の区分データが順次続く処
理実行時間（ＴＵ４、ＴＵ５、ＴＵ６）、（ＴＵ５、Ｔ
Ｕ６、ＴＵ７）・・・・・・になるごとに順次処理ステ
ップ（ＰＨ１０、ＰＨ１３、ＰＨ１０）、（ＰＨ２４、
ＰＨ３４、ＰＨ４４）、・・・・・・においてデータ処
理されて順次ディスプレイ９Ｊ、９に上に表示されて行
く。

このようにして第２図のデータ処理ステップＰＲ１、Ｐ
Ｈ１、ＰＨ１、ＰＨ４において処理すべきデータは、１
区分データずつ順次続く区分データ処理実行時間ごとに
シーケンシャルに処理されて行くが、各シーケンシャル
な処理は同時並列的に実行されて行き（これをパイプラ
イン処理と呼ぶ）、その結果区分データ処理実行時間に
おいて各処理ステップにおける仕事が割当られているプ
ロセッサが、同時並列的にデータ処理動作をすることに
なり、結局複数のプロセッサを全体として１つのプロセ
ッサとして見たときの処理能力を向上させることになり
、従ってデータの総和処理時間を短縮できることになる
。

このような結果を得ることができるのは、仮に第２図に
ついて上述したようにデータ処理ステップＰＲＩ−ＰＲ
４をシーケンシャルにかつ時間直列的に処理して行くと
すれば、１つのデータ処理ステップにおける仕事を割当
られたプロセッサがデータ処理動作をしている間は、他
のプロセッサがデータ処理をしていない状態のままコマ
ンドが到来するのを待受ける状態になっており、結局こ
の無駄時間があるために全体としてデータ処理時間が長
くなると考えられるが、第３図の方法によれば、かかる
無駄時間を格段的に短縮できることになるからである。

結局第３図の本発明によるデータ処理方法を実行すれば
、全てのデータを処理するに要するデータ総和処理時間
ＴＳＭ２が全てのプロセッサＰＯ〜Ｐ４によるデータ処
理ステップが重複している時間ＴＺＯと、その前後に生
ずる重複していない時間ＴＺＩ及びＴＺ２との和になり
、その互いに重複していない時間が小さくなるように各
プロセッサに対する仕事を割当るようにすれば、全体と
してのデータ処理時間を第２図の場合と比較して格段的
に短縮することができる。

例えば第３図（Ａ）〜（Ｄ）に示すように、各処理ステ
ップにおける区分データ処理実行時間が互いに等しくな
るようにすれば、データ総和処理時間ＴＳＭ２は ＴＳＭＺ≠（Ｋ＋　（ＤＳＰ−１））ＸＴＵ・・・・・
・（２） と表すことができる。ここで、Ｋは各区分データ処理ス
テップにおける区分データ数、ＤＳＰは同時処理すべき
プログラム数（すなわち第２図の処理ステップＰＲＩ〜
ＰＲ４の数）、ＴＵは区分データの処理実行時間をそれ
ぞれ表す。

従って第１図の構成によれば、プロセッサとしてデータ
処理速度がそれほど速くない汎用のマイクロプロセッサ
を用いたとしても、データ処理装置全体としてのデータ
総和処理時間が、データ量の格段的に大きな画像データ
を処理するに適合するように実用上十分なスループット
を具えたデータ処理装置を実現し得る。

第１図の構成における区分データの同時並列処理は、共
有記憶装置２のバス及びメモリコントローラ（ＭＢＣ）
に設けられている仲裁装置部が、システムバス１に接続
されているサブシステムのプロセッサの競合を同時並列
的に処理することによって達成される。

（共有記憶装置） 共有記憶装置２は第４図に示すように、サブシステムを
構成する６つの装置５〜１０及び２つの予備装置１１及
び１２の各プロセッサＰＯ１ＰＬ、Ｐ２・・・・・・Ｐ
７（これをＰｉ、ｉ＝ｏ、１２・・・・・・７と表す）
に結合されたシステムバス１と、ＲＡＭ２Ｂ及び２Ｃ（
第１図）によって構成されるメモリ部１５とを仲裁装置
部１６によって制御することにより、システムバス１を
どのサブシステムのプロセッサに占有使用させるかを決
定するようになされている。

この実施例の場合、システムバス１は２０ビツトのアド
レスデータラインＡＤＤＲＥＳＳと１６ビツトの読出デ
ータラインＲＤＡＴＡと、１６ビツトの書込データライ
ンＷＤＡＴＡと、続出書込コマンドＲ／Ｗ高位バイト又
は低位バイト選択信号ＲＤＳＳＵＤＳを転送する３ビツ
トのバスとで構成され、終端部１７によって終端されて
いる。

メモリ部１５は、それぞれ２５０　（ｋｉｌｏｗａｒｄ
）のメモリ容量を有する８つのメモリバンクＭＢＯ１Ｍ
ＢＩ・・・・・・ＭＢ？（これをＭＢｊ、ｊ＝０．１．
２・・・・・・７と表す）に分別されており、各メモリ
バンクＭＢＯ〜ＭＢ７に対してそれぞれシステムバス１
が結合されることによって、各プロセッサＰ０〜Ｐ７が
各メモリバンクを各別にアクセスできるようになされて
いる。このようにすることにより、１つのメモリバンク
がデータの書込、続出動作をしている（これをメモリサ
イクルと呼ぶ）間に他のメモリバンクをアクセスするこ
とができる。

システムバス１は仲裁装置部１６に結合され、８つのサ
ブシステムのプロセッサＰＯ〜Ｐ７からシステムバスｌ
従ってメモリ部１５に対して互いに競合するメモリ要求
が出されたとき、これを第５図〜第７図に示す構成によ
って仲裁することにより、全てのメモリ要求に対して同
時並列的にデータの処理を実行し得るようにする。ここ
で、各プロセッサから送出されるメモリ要求の内容は、
共有記憶装置２にデータを書込むこと、又は共有記憶装
置２に格納されているデータを読出すことのいずれか一
方になる。

仲裁装置部１６は、２つの仲裁任務を実行する。

その第１の任務は、８つのプロセッサＰｉ　　（ｉ＝０
．１．２・・・・・・７）からそれぞれメモリ部１５に
対するメモリ要求が同時に出されたとき、この要求に対
して占有を許可すべきメモリバンクＭＢｊ（ｊ−０、ｌ
、２・・・・・・７）を割当てることである。

また仲裁装置部１６の第２の任務は、同じ１つのメモリ
バンクＭＢｊに対して複数のプロセッサｐｔからメモリ
要求が出された時、どのプロセッサＰｉに占有を許可す
るかを仲裁することである。

仲裁装置部１６は、第１の任務を実行するタイムスロッ
ト割当部１６Ａ（第５図）を有する。このタイムスロッ
ト割当部１６Ａは、第６図（Ａ）〜（Ｈ）に示すように
、メモリバンクＭＢＯ−ＭＢ７に対応する８つのタイム
スロット（ｌ’ｒｓ。

〜ＴＳ、（これをＴＳＪＳ　ｊ＝１．２・・・・・・７
と表す）を順次循環的に発生し、各タイムスロット信号
ＴＳ、〜ＴＳ、の立下り区間（これをタイムスロットと
呼ぶ）をサブシステムのプロセッサＰＯ〜Ｐ７に順次割
当てる。

ここで各タイムスロット信号ＴＳ、〜ＴＳ？のタイムス
ロットの区間は、実際に順次処理されて行く単位データ
（例えば１　（ｗａｒｄ）　）の処理時間に選定され、
従って各タイムスロットの繰返し周期は、区分データを
処理するに必要な処理実行時間ＴＵＩ〜ＴＵＩＯ（第３
図）と比較して十分短い値に選定されている。このよう
にして実際には区分データを多数の単位データずつ処理
して行く。

かくしてタイムスロット信号ＴＳａ　、ＴＳ＋、Ｔ　Ｓ
　ｚ・・・・・・ＴＳ、のタイムスロットの間に、それ
ぞれ対応するプロセッサＰＯ１ＰＩ、Ｐ２・・・・・・
Ｐ７からメモリ要求ＲＱｏ　、ＲＱ＋　、ＲＱｚ　・・
・・・・■ｉフ　（これをＲＱ＝　１　Ｊ　＝Ｏ５１，
２・・・・・・７と表す）が出された場合には、要求を
出したサブシステムのプロセッサＰＯ，ＰＩ、Ｐ２・・
・・・・Ｐ７に対して当該タイムスロットの間それぞれ
システムバス１を介してメモリバンクＭＢＯ，，ＭＢＩ
、ＭＢ２・・・・・・ＭＢ７の占有を許して良いことを
意味するイネーブル信号百■。、百Ｎ、　、ＥＮ、・旧
・・■７（これを百Ｎｊ−Ｊ−０，１，２・・・・・・
７と表す）を発生する。そこで仲裁装置部１６は、各プ
ロセッサＰＯ〜Ｐ７のメモリ要求が競合しないときは、
メモリバンクＭＢＯ〜ＭＢ７のうちの１つに対するメモ
リ要求が出れば、当該メモリバンクに対応するタイムス
ロットを無条件に用いてメモリ要求を処理させる機能（
これをタイムスロット割当機能と呼ぶ）をもつことにな
る。

これに加えて仲裁装置部１６は、タイムスロット信号’
ｒｓ、（ｊ＝ｏ、１・旧・・７）の各タイムスロットに
おいて、対応するメモリ要求が発生されていないときに
は、当８亥メモリ要求がないタイムスロットをそれ以外
のタイムスロットに割当てられたメモリバンクに対する
メモリ要求を処理するために利用させ得る機能（これを
タイムスロット利用機能と呼ぶ）をもつ。

以上の関係を式で表せば次のようになる。

ＥＮ、−ＴＳｊ＋Ｒ百、−１・ＥＮ、−。

・・・・・・（４） ここでＴＳｊはｊ番目（ｊ＝０．１、・・・・・・７）
のメモリバンクＭＢｊに割当てられたタイムスロット信
号、ＲＱヨはｊ番目のメモリバンクＭＢｊに対するリク
エスト信号、ＥＮｊはｊ番目のメモリバンクＭＢｊの占
有を許して良いことを表すイネーブル信号をそれぞれ示
す。

ここで（３）式は、タイムスロット信号ＴＳｊ（ｊ−θ
〜７）が連続して順次循環的にタイムスロットを発生す
るものであることを表している。

これに対して（４）式は、ｊ番目のメモリバンクＭＢｊ
に対するイネーブル信号ＥＮｊが発生するのは、第１に
当１亥メモリバンクＭＢｊに割当てられたタイムスロッ
ト信号ＴＳ、のタイムスロットのタイミングであること
を表す（第１項Ｔｓｊ）と共に、第２に１つ前の（ｊ−
１）番目のメモリバンクＭＢ　（ｊ−１）に対応するタ
イムスロットにおいてリクエスト信号ＲＱｊ−＋が発生
されておらず、しかも当該タイムスロットに対応するメ
モリバンクＭＢ（ｊ−１）が使用されていないタイミン
グであることを表している（第２項ＲＱｊ−。

・ＥＮＪ−１）。

このようにしてｊ番目のメモリバンクＭＢｊに対してメ
モリ要求が出されているのに対して、その前の（ｊ−１
）番目のタイムスロットに対応するメモリバンクＭＢ（
ｊ−１）についてのメモリ要求が出されていなければ、
この１つ前のタイムスロットを用いてｊ番目のメモリバ
ンクＭＢｊに対する要求の処理をなし得るようになされ
ている。

このことはさらに、順次１つ前（すなわち（ｊ−２）番
目、（ｊ−３）番目・・・・・・）のタイムスロットに
ついてのメモリ要求がないときには、この（ｊ−２）番
目、（ｊ−３）番目・・・・・・のメモリバンクＭＢ　
（ｊ−２）　、ＭＢ　（ｊ−３）・・・・・・に割当て
られたタイムスロットを使ってｊ番目のメモリバンクＭ
Ｂｊをアクセスすることができることを意味している（
これを前倒し効果と呼ぶ）。

この（４）式の関係を各メモリバンクＭＢＯ〜ＭＢ７に
対するイネーブル信号ＥＮ、〜ＥＮ７として表せば次の
ようになる。

ＥＮｌ　零ＴＳ＋　　＋ＲＱｏ　　・ＥＮｏ　　　　　
　・・・・・・（５）ＥＮｚ　”　ＴＳｔ　＋　ＲＱ＋
　　・ＥＮ。

＝ＴＳ！　＋ＲＱｔ　　・ＴＳｔ　＋ＲＱ＋　　−ＲＱ
ｅ　　”ＢＮ。

・・・・−（６） ＥＮｘ　　＝ＴＳ３　　子箱ら　・ＥＮ２＝ＴＳ３　　
＋画、・ＴＳｚ　＋ＲＱｚ　　・■、・ＴＳ。

＋ＲＱｚ　　’　ＲＱ＋　　−ＲＱ。　・ＥＮ。

・・・・・・　（７） ＢＮ４　　＝ＴＳａ　　＋ＲＱｓ　　・ＥＮ３＝ＴＳ、
　　子箱ｉｓ　　−ＴＳｓ　　＋　ＲＱ３　　・Ｈ２・
ＴＳｔ＋ＲＱ１　　・Ｈ２・画、・ＴＳ、　　＋ＲＱ、
　　・Ｈ８・ＲＱ、　　−ＲＱｅ　　・ＥＮ。

・・・・・・　（８） ＥＮ、　　＝ＴＳ、＋ＲＱ、　　・ＥＮａ雪ＴＳｇ　　
＋ＲＱｓ　　・ＴＳ４　　＋ＲＱ４　　・Ｈ３・ＴＳ３
＋ＲＱ４　　・画、・Ｈ８・ＴＳｔ　　＋ＲＱ４　　・
■。

・Ｈ８・■、・ＴＳＩ　　＋ＲＱ４　　・■、・Ｈ８・
■、　・■。・ＥＮ。

・・・・・・　（９） ＢＮｂ　　””　ＴＳａ　　＋　ＲＱＢ　　”　Ｆ！Ｎ
＠−ＴＳａ　　＋ＲＱｓ　　”ＴＳｓ　　＋ＲＱｓ　　
”ＲＱ４　　ＴＳａ＋ＩＱ、　　・Ｈ４・Ｈ３・ＴＳ３
　＋ＲＱｌ　　・Ｈ４・籠、・Ｈ８・ｒｓｔ　＋ＲＱｓ
　　・Ｈ４・指ｈ・Ｈ３・Ｈ１・ＴＳｔ　　＋ＲＱｓ　
　・Ｈ４・■。

・画、・而、・Ｈｏ　・ＢＮｏ　　　・・・・・・（１
０）ＨＮｒ　　＝　ＴＳｔ　　＋　ＲＱｉ　　・ＢＮｂ
−ＴＳ、［１１６・ＴＳ、　＋１ｌｌＱ、　　・■、・
ＴＳｓ＋ＲＱ＆　　・ＲＱｓ　　・ＲＱ４　−ＴＳ４　
＋ＲＱ＆　　−ＲＱＳ・Ｈ４・籠、・ＴＳｓ　＋ＲＱ＆
　　・籠、・Ｒ４・■、・Ｈ２・ＴＳｔ　＋ＲＱ＆　　
・■、・Ｈ４・籠、・Ｈ２・■、・ＴＳｔ　＋ＲＱ＆　
　・Ｈ５・Ｈ４・■、・箱１ｔ−ＲＱ＋　　・Ｈｏ　・
ＥＮＯ□　・・・・・・　（１１） ＥＮＯ−ＴＳ（１＋　ＲＱ？　　・ＥＮ？＝ＴＳＯ＋Ｒ
Ｑ？　　・ＴＳ、　＋ＲＱ、　　・■、・ＴＳ。

＋ＲＱｆｆ　　・■、・ＲＱｓ　　’　ＴＳｓ　＋Ｈ，
・ＲＱｉ・ＲＱ、　　、ＲＱ４　　・ＴＳａ　＋ＲＱｔ
　　・圃８．■。

・ＲＱ４”ＲＱ３　　・ＴＳ３　＋ＲＱ７　　・ＲＱｉ
　　”ＲＱｓ、ＲＱ４．ＲＱ＋　　、ＲＱｚ　　、ＴＳ
２　＋面７９面。

・■、・Ｈ４・■、・Ｈ２・画、・ＴＳＩ＋ＲＱ？　　
・Ｈ６・西、・Ｈ４・■、・Ｈ２・Ｈ１・■。・ＥＮｏ
　　　　　　・・・・・・　（１２）（５）〜（１２）
式において、第２項の式ＲＱｊ−ｒ・ＥＮｊ−＋の項の
うちＥＮｊ−、の項は１つ前の式を代入することによっ
て得るようになされており、その結果得られる展開式か
ら、ｊ番目以前の他のタイムスロットのうちに使用され
ていない空きスロットがあれば、この空きスロットを利
用してｊ番目のメモリバンクのデータの処理を許可する
イネーブル信号ＥＮ、が得られることを表している（こ
れにより前倒し効果が得られる）。

仲裁装置部１６はさらにメモリアクセスコントロール部
１６Ｂを有する（第４図）。このメモリアクセスコント
ロール部１６Ｂは第７図に示すように、プロセッサＰＯ
〜Ｐ７に対応するデコード手段１６Ｂ１１〜１６Ｂ１７
　（これを１６Ｂ１１１＝０、ｌ・・・・・・７と表す
）を有し、それぞれプロセッサＰｉ　　（ｉ＝０、ｌ・
・・・・・７）からメモリ要求が出されたことを示すメ
モリ要求信号ＰｉＭＲＱ（ｉ＝０、■・・・・・・７）
と、指定したメモリバンクの番号を３ビツトの信号とし
て表すメモリバンク番号データＰｉＲＡ１．ＰｉＲＡ２
、ＰｉＲＡ３（ｉ＝０，１・・・・・・７）とをそれぞ
れ受ける。かくしてデコード手段１６Ｂｌｉには対応す
るプロセッサＰｉからどのメモリバンクに対してメモリ
要求が出されたかを表す４ビツトの信号が入力されるこ
とになる。

デコード手段１６Ｂ１ｉはこの入力信号によって指定さ
れたメモリバンクを表すメモリバンク指定信号ＰＲＱｔ
ｅ〜ＰＲＱｔｙローｏ、ｉ・・・・・・７）を発生する
。このメモリバンク指定信号ＰＲＱ、。

〜ＰＲＱＩ？はその添字によって１番目のプロセッサＰ
ｉから０〜７番目のメモリバンクＭＢＯ〜ＭＢ７へのメ
モリ要求が出されたことを表し、これらの信号はメモリ
バンクＭＢＯ−ＭＢ７に対応して設けられたメモリアク
セス手段１６Ｂ２０〜１６Ｂ２７　　（これを１６Ｂ２
Ｊ、　ｊ＝Ｏ１ｌ・−・・・・７と表す）にそれぞれ分
配される。

すなわち０番目のメモリアクセス手段１６Ｂ２０にはデ
コード手段１６Ｂ１１〜１６Ｂ１７から発生されるメモ
リバンク指定信号のうち、０番目のメモリバンクＭＢＯ
を指定する信号ＰＲＱ＠。〜ＰＲＱ？。が集められ、・
・・・・・、７番目のメモリアクセス手段１６Ｂ２７に
はデコード手段１６Ｂ１１〜１６Ｂ１７から発生される
メモリバンク指定信号のうち７番目のバンクＭＢ７を指
定するメモリバンク指定信号ＰＲＱｏｙ〜Ｐ　ＲＱｆｆ
、が集められる。

これを一般的に表せば、ｊ番目のメモリアクセス手段１
６Ｂ２　ｊ　　（ｊ＝０．Ｉ・・・・・・７）には、デ
コード手段１６Ｂ１１〜１６Ｂ１７から発生されるメモ
リバンク指定信号のうちｊ番目のメモリバンクＭＢｊを
指定するメモリバンク指定信号ＰＲＱｏ４−Ｐ　ＲＱ７
ｊ（これをＰＲＱ正、、１＝＋＝Ｑ、１・・・・・・７
、ｊ−０，１・・・・・・７と表す）が集められる。

メモリアクセス手段１６Ｂ２Ｊは、第８図に示すように
、メモリバンク指定信号ＰＲＱ五ノをそれぞれラッチ回
路２５にクロックφによってラッチする。このクロック
φは、仲裁装置部１６をメモリバンクＭＢＯ〜ＭＢ７及
びプロセッサＰＯ〜Ｐ７と同期をとりながら動作させる
ために用いられ、パスクロックＢＣＬＫと同期して発生
される。

ラッチ回路２５にラッチされたメモリ要求は、ノア回路
２６を介して２人力ナンド回路２７に入力される。この
ナンド回路２７には当該メモリアクセス手段１６Ｂ２　
ｊに割当られているメモリバンクＭＢｊから供給される
ビジー信号ＢＵＳＹｉが第２の条件入力として与えられ
る。このビジーのビジー信号ＢＵＳＹｊは、ｊ番目のメ
モリバンクＭＢｊがメモリサイクル動作中ではないとき
発生し、かくしてナンド回路２７の出力端には、いずれ
かのプロセッサからメモリ要求が出された時、当４１ｉ
　ｊ番目のメモリバンクＭＢｊがメモリサイクル動作中
ではないことを条件としてリクエスト信号ＲＱ、が得ら
れる。このリクエスト信号ＲＱ□はメモリサイクル動作
状態にないメモリバンクに対してメモリ要求が生じたこ
とを表しており、第５図について上述したタイムスロッ
ト割当部１６Ａに送出される。

か（してタイムスロット割当部１６Ａは、リクエスト信
号ＲＱ、について（４）式で表されるタイムスロットＴ
Ｓ、のタイミングでイネーブル信号ＥＮＪを発生するが
、このイネーブル信号ＥＮｊがメモリアクセス手段１６
Ｂ２　ｊの２人力ナンド回路２８に戻される。この２人
力ナンド回路２８にはリクエスト信号ＲＱ、が入力され
、かくしてリクエスト信号１１５が発生した後このリク
エスト信号ＲＱ、が割当られたタイムスロットのタイミ
ングで出力イネーブル信号ＥＮＯを送出する。

この出力イネーブル信号ＥＮＯはラッチ回路２９におい
てクロックφによってラッチされ、そのラッチ出力が出
力ラッチ回路３０に対するラッチイネーブル信号φＥＮ
ｊとして送出される。

一方ランチ回路２５のラッチ出力φＰ　ＲＱ　＝　ｉが
優先選択手段３１に与えられ、同時に到来した複数のメ
モリバンク指定信号Ｐ　ＲＱ、、のうち最も優先順位の
高いメモリバンク指定信号が選択されて出力ラッチ回路
３０に送出される。かくして出カッチ回路３０は、優先
選択手段３１において選択されたメモリバンク指定信号
φＰＲＯＩＪをクロックφによってラッチし、これを占
有許可信号丁子τでＸ〜−ｐ７ＡＣＫ　＜これをＰ　ｉ
Ａ　ＣＫ　ｓ　　ｉ＝　０．１・・・・・・７と表す）
として送出する。この占有許可信号Ｐ　ｉ　ＡＣＫは、
当謔亥ｊ番目のメモリバンクＭＢｊに対してメモリ要求
を出した１番目のプロセッサＰｉに対してシステムバス
１を占有して良いことを許可する信号である。

かくしてメモリアクセス手段１６Ｂ２ｊ　　（ｊ＝０．
１・・・・・・７）から出力される占有許可信号ＰｉＡ
ＣＫのうち、同じプロセッサＰｉに対する信号が集めら
れ（第７図）、メモリアクセスコントロール部１６Ｂの
出力２１として送出される。

このようにしてメモリアクセスコントロール部１６Ｂに
おいて得られる占有許可信号Ｐ　ｉ　ＡＣＫは、仲裁装
置部１６からメモリ要求を出したプロセッサＰｉに対し
て動作イネーブル信号として戻され、その結果プロセッ
サＰｉはシステムバス１に対してデータを送出する動作
に入る。

優先選択手段３１は、第９図に示すようにラッチ回路２
５のラッチ出力φＰ　ＲＱｅ、〜φｐＲＱｖｊ（これを
φＰＲＱ目、１−０、ｌ・・・・・・７、Ｊ＝０．１・
・・・・・７と表す）を受けて、これらのメモリバンク
指定信号が同時に到来したとき、優先順位の高いものか
ら優先選択出力信号φＰ　ＲＯｏｊ〜φＰＲて？Ｊ　（
これをφＰＲＯ，ｊ、ｉ＝ｏ、ｌ・・・・・・７、ｊ＝
０．１・・・・・・７と表す）として出力する。

この実施例の場合優先順位は、第１０図に示すように、
予め定められている。すなわち第４図につい”Ｃ上述し
たように、プロセッサＰＯＳＰｉ、Ｐ２、Ｐ３、Ｐ４、
Ｐ５、Ｐ６、Ｐ７には順次ファイル蓄積装ｆｉ（ＳＰＳ
）５、データ伝送装置（ＮＴＳ）６、画像読取プリント
装置（ＩＤＳ）？、画像情報圧縮伸長装置（ＣＤＳ）８
、操作表示装置（ＤＰＳ）９、主制御装置（ＰＯ２）　
　１０．予備装置１１、予備装置１２のプロセッサが割
当てられているが、優先順位、はその順序に高くなるよ
うに定められている。この優先順位は例えばファイル蓄
積装置５に外部記憶装置として設けられているＩ（ＤＤ
　５　Ｇのように、メモリ要求が出されたときリアルタ
イム処理の必要性が高いデバイスを含んでいるサブシス
テムに対してより高い順位を割当てるようになされてい
る。

かくして優先選択出力信号ＰＲＯ０Ｊ％ＰＲＯＩＪ・・
・・・・ｐＲＯｒｊにはプロセッサｐｏ、ｐｔ・・・・
・・Ｐ７から出されたメモリ要求に基づいて到来するメ
モリハフ　り指定（ｉＩ号Ｐ　ＲＱｏｔ、　Ｐ　ＲＱｗ
””　Ｐ　ＲＱｔｔを内容とする出力が送出されること
になり、この優先選択出力φＰＲＯ，，、φＰ　Ｒ０，
１・・・・・・φＰＲＯｑｊを出力ラッチ回路３０にラ
ッチしてそれぞれ優先許可信号ＰＯＡＣＫ、ＰＩＡＣＫ
・・・・・・ＰＥＡＣＫとして送出することになる。

このようにして同時に複数のプロセッサから同じ１番目
のメモリバンクＭＢｊが指定された場合には、その中か
ら最も優先順位の高いメモリバンク指定信号に対応する
１つの優先選択出力信号が出力ラッチ回路３０にラッチ
され、この１つの優先選択出力信号に対応するプロセッ
サＰｉに対してだけ占有許可信号ＰｉＡＣＫが与えられ
、かくして当該プロセッサＰＬだけがシステムバス１を
占有できることになる。

この実施例の場合、優先選択手段３１にはロック手段３
２が設けられ（第８図）、優先選択手段３１において選
択して得られた優先選択出力信号φＰＲＯ！Ｊに基づい
て占有許可信号ＰｉＡＣＫが与えられたプロセッサＰｉ
については、所定のデータの処理が終了するまで他のプ
ロセッサからのメモリ要求を拒絶して、当該ｊ番目のメ
モリバンクＭＢｊを用いてのデータ処理を維持させるよ
うになされている。

かかるロック手段３２の機能は、主制御装置１０のロー
カルメモリｌ０Ｃ（第１図）に格納されているプログラ
ムに基づいて実行されるもので、この実施例の場合第１
に、ある時点において同時に到来したメモリバンク指定
信号について優先順位が高いとして選択されたものにつ
いては、当該選択されたメモリバンク指定信号に対応す
るプロセッサが一連のデータの処理を終了するまでの間
、たとえその後に優先順位の高いメモリバンク指定信号
が到来したとしてもこれを無視して、先に選択されたプ
ロセッサに対して当寥亥ｊ番目のメモリバンクの占有を
許可し続けるようにする。

またロック手段３２はｊ番目のメモリバンクのメモリエ
リアのうち特定のメモリエリアについては、予め定めら
れている所定のプロセッサのメモリ要求に基づくメモリ
バンク指定信号が優先選択手段３１において選択された
場合に限ってデータの更新をできるようにロックする。

かくして、所定のメモリバンクに格納されているデータ
を保存し得るようになされている。

さらに仲裁装置部１６はメモリバンクイネーブル信号発
生部１６Ｃを有する（第４図）、このメモリバンクイネ
ーブル信号発生部１６Ｇは、第１１図に示すように、タ
イムスロット割当部１６Ａ（第５図）から送出されるイ
ネーブル信号ＥＮｊを受けるラッチ回路４１を有する。

このラッチ回路４１はイネーブル信号ＥＮ、をクロック
φによってラッチし、そのラッチ出力をそれぞれバンク
イネーブル信号ＢＥＮＢｊとして送出する。このバンク
イネーブル信号ＢＥＮＢ、は３番目のバンクＭＢｊに対
して動作イネーブル信号として与えられ、か（して当該
ｊ番目のメモリバンクＭＢｊがシステムバス１からデー
タを取込み、又は格納しているデータをシステムバス１
に送出する動作（この一連の動作をメモリサイクルと呼
ぶ）を開始する。

かかるメモリサイクル動作状態になると、当該ｊ番目の
メモリバンクＭＢｊは、仲裁装置部１６に対してビジー
信号ＢＵＳＹ、を送出しない状態になり、かくして現在
メモリサイクル動作中であることを仲裁装置部１６に知
らせる。

このようにしてメモリバンクＭＢＯＮＭＢ７を動作させ
る際に、仲裁装置部１６を介してプロセッサＰＯ〜Ｐ７
と同期動作させるために仲裁装置部１６から各メモリバ
ンクに対してバスクロックＢＣＬＫを供給する。

メモリ部１５を構成するメモリバンクＭＢｊはそれぞれ
第１２図に示すように、例えばダイナミックＲＡＭで構
成されたメモリエリア４５と、そのコントローラ４６と
で構成されている。そしてシステムバスｌのアドレスデ
ータラインＡＤＤＲＥＳＳから到来するアドレスデータ
ＡＤはバスクロックＢＣＬＫの例えば立上りによってア
ドレスラッチ回路４７においてラッチされ、そのラッチ
出力がアドレスマルチプレクサ４８において列データ及
び行データに分離されてメモリエリア４５の処理すべき
メモリ位置の行及び列アドレスを指定するようになされ
ている。

一方システムバス１の書込データラインＷＤＡＴＡから
到来する書込データＷＤが書込データラッチ回路４９に
ラッチされ、そのラッチ出力がメモリエリア４５に入力
される。またメモリエリア４５から続出されたデータは
続出データラッチ回路５０にラッチされ、そのラッチ出
力が別途メモリコントロールロジック５２において発生
される出力タイミング信号によってシステムバス１の読
出データラインＲＤＡＴＡに送出される。

さらにメモリコントローラ４６は仲裁ロジック５１を有
し、システムバス１の高位及び低位バイト選択ラインＬ
ＤＳ及びＵＤＳから供給される選択信号と、書込読出指
令信号Ｒ／Ｗと、仲裁装置部１６から供給されるバンク
イネーブル信号百百πＢ、等を受けてメモリバンクＭＢ
ｊをこれらの信号に基づいて駆動制御する。すなわち、
先ずメモリコントロールロジック５２を介してメモリエ
リア４５の行及び列に対して所定のタイミングで順次駆
動信号を与えることにより、アドレスマルチプレクサ４
８によって指定された列及び行のメモリ位置に格納され
ているデータを読出し、又はこのメモリ位置にデータを
書込む。

また第２に仲裁ロジック５１の制御の下にリフレッシュ
コントロールロジック５３を介してリフレッシュアドレ
スカウンタ５４を駆動し、かくして所定時間例えば１４
〔μ５ｅｃ３間隔でメモリエリア４５の各メモリセルを
順次リフレッシュすることにより、格納されたデータを
保存するようになされている。

（実施例の作用） 以上の構成において、データ処理装置は全体として第１
３図（Ａ）に示すバスクロックＢＣＬＫに同期してデー
タの処理動作を実行する。この実施例の場合バスクロッ
クＢＣＬＫは、メモリ部１５の各メモリバンクＭＢＯ〜
ＭＢ７が１回の書込又は読出動作をするに必要なサイク
ル時間（ダイナミックＲＡＭにおいては、プレチャージ
、リフレッシュ動作のために２３０　（ｎｓｅｃ）のサ
イクル時間を必要とする）より短かい時間（例えばほぼ
１／３の時間）　ＴＣＫ　（＝７６．７　（ｎｓｅｃ）
　）に周期が選定されており、このバスクロックＢＣＬ
Ｋの例えば立上り又は立下りを用いて各構成ユニットを
同期動作させる。

仲裁装置部１６のタイムスロット割当部１６Ａは、この
パスタロックＢＣＬＫに基づいてその１周期の区間ＴＣ
Ｋに相当するタイムスロットを有するタイムスロット信
号ＴＳＯ〜ＴＳ７　　（第６図）を発生し、かくして各
バスクロックＢＣＬＫの順次続く１周期区間に対して０
〜７番目のメモリバンクＭＢＯ〜ＭＢ７に対するタイム
スロットを割当てるようになされ、かくして各タイムス
ロットごとにメモリバンクＭＢＯ〜ＭＢ７に対するデー
タの書込み、又は読出しをアクセスし得るようになされ
ている。

今、例えば第１３図の時点ｔ１において、ｉ番目のプロ
セッサＰｉからｊ番目のメモリバンクＭＢｊに対してメ
モリ要求が出されたとする。この時プロセッサＰｉから
仲裁装置部１６に対してメモリ要求があったことを表す
メモリ要求信号ＰｉＭＲＱ　（第１３図（Ｂ））と、ｊ
番目のメモリバンクＭＢｊ　のメモリ位置がアクセスさ
れたことを表すメモリバンク番号信号ＰｉＲＡ１〜Ｐｉ
ＲＡＴ（第１３図（Ｃ））が与えられる。これらの信号
はメモリアクセスコントロール部１６Ｂ（第７図）のｉ
番目のデコード手段１６Ｂ１ｉに供給されてメモリバン
ク指定信号ＰＲＱｔｊ（第１３図（Ｅ））にデコードさ
れ、ｊ番目のメモリアクセス手段１６Ｂ２ｊに供給され
る。

メモリアクセス手段１６Ｂ２ｊ（第８図）は、このメモ
リバンク指定信号ＰＲＱＬｊをラッチ回路２５に受けて
バスクロックＢＣＬＫと同期するクロックφによってラ
ッチされる。その結果メモリバンク指定信号Ｐ　ＲＱｔ
ｊが発生した後、初めてバスクロックＢＣＬＫが立上っ
た時点ｔ８において、ラッチ回路２５からラッチ出力φ
ＰＲＱ＋Ｊ（第１３図（Ｆ））を発生する。

一方プロセッサＰｉからメモリ要求が出されたｊ番目の
メモリバンクＭＢｊが、ラッチ出力７丁ＲＱｉ、が発生
した時点ｔ２においてメモリサイクル動作をしていなけ
れば、当該メモリバンクＭＢｊから仲裁装置部１６に対
してビジー信号ＢＵＳＹ、が与えられている（第１３図
（Ｇ））、従ってメモリアクセス手段１６Ｂ２ｊ　　（
第８図）のナンド回路２７には、ラッチ出力φＰＲＱ、
Ｊがノア回路２６において論理レベルを反転して与えら
れた時、その出力端に論理レベルが立下るリクエスト信
号ＲＱ、（第１３図（Ｈ））が得られ、これがタイムス
ロット割当部１６Ａ（第５図）に与えられる。

タイムスロット割当部１６Ａは（４）式について上述し
たように、メモリ要求が出されたｊ番目のメモリバンク
ＭＢｊに割当られたタイムスロットのタイミングでイネ
ーブル信号百Ｎｊ　（第１３図（■））を発生し、これ
をメモリアクセス手段１６Ｂ２　ｊのナンド回路２８に
戻す。このナンド回路２８にはリクエスト信号ＲＱｊが
与えられていることにより、その出力ＥＮＯが次のクロ
ックφのタイミングでラッチ回路２９にラッチされ、か
くしてこのタイミングｔ、でラッチ出力イネーブル信号
φＥＮ、（第１３図（Ｊ））が出力される。

一方メモリアクセス手段１６Ｂ２　Ｊの優先選択手段３
１にラッチ出力φＰＲＱＬＪ（第１３図（Ｆ））が与え
られた時、この優先選択手段３１が優先選択動作をする
。ここでｊ番目のメモリバンクＭＢｊに対するメモリ要
求が競合していなければ、優先選択手段３１はラッチ出
力φＰＲＱｉＪに対応する、優先選択出力φＰＲＯＩＪ
（第１３図（Ｋ））を出力ラッチ回路３０に与える。従
って出力ラッチ回路３０はラッチ回路２９のラッチ出力
φＥＮ。

（第１３図（Ｊ））がクロックφに基づいて発生された
時これと同時にクロックφによってラッチ動作し、その
結果ｉ番目のプロセッサＰｉに対する占有許可信号Ｐｉ
ＡＣＫ（第１３図（Ｍ））を送出する。

この占有許可信号ＰｉＡＣＫを受けたプロセッサＰｉは
メモリバンク指定信号ＰＲＱｉｊの出力を復帰させた後
（第１３図（Ｅ））　、システムバス１のアドレスデー
タラインＡＤＤＲＥＳＳに対してアドレスデータＡＤ（
第１３図（０））を送出する。これと共にプロセッサｐ
ｔは、メモリ要求を出したメモリバンクＭＢｊに対して
データを書込む場合、書込むべきデータＷＤ　（第１３
図（Ｐ））をシステムバス１の書込みデータラインＷＤ
ＡＴＡに送出すると共に、書込読出命令Ｒ／Ｗ（第１３
図（Ｄ））を、書込モードレベルに立下げる。

かくしてｉ番目のプロセッサＰｉがシステムバス１を占
有している状態が得られる。

この状態においてｊ番目のメモリバンクＭＢｊには、仲
裁装置部１６からパスクロックＢＣＬＫに同期するバン
クイネーブル信号ＢＥＮＢ、（第１３図（Ｌ））が与え
られていることにより、アドレスバスＡＤＤＲＥＳＳの
アドレスデータＡＤ（第１３図（０））及び書込みデー
タＷＤ　（第１３図（Ｐ））を、パスクロックＢＣＬＫ
の最初の立上り時点ｔ４において、メモリバンクＭＢｊ
（第１２図）のアドレスラッチ回路４７及び書込みデー
タラッチ回路４９にラッチする。

このラッチ状態が得られると、メモリバンクＭＢｊのメ
モリコントロールロジック５２がメモリエリア４５に対
して行アドレス信号ＲＡＳ　（第１３図（Ｒ））及び列
アドレス信号ＣＡＳ　（第１３図（Ｓ））を発生すると
共に、書込読出制御信号ＷＥ　（第１３図（Ｔ））を書
込モードレベルに立下げる。かくしてメモリバンクＭＢ
Ｊのメモリエリア４５のうちアドレスラッチ回路４７に
ラッチされたアドレスデータＡＤによって指定されたメ
モリ位置に、書込デークラッチ回路４９にラッチされた
書込データＷＤが書込まれる。

このようにしてｉ番目のプロセッサＰｉから出されたメ
モリ要求ｐｉＭＲＱ（第１３図（Ｂ））に基づいてシス
テムバス１を用いて共有記憶装置２に対してデータの転
送及び書込が終了することになる。

第１３図はｉ番目のプロセッサｐｔからｊ番目のメモリ
バンクＭＢｊに対してデータを書込むいわゆる書込モー
ドについての動作を述べたが、ｉ番目のプロセッサｐｔ
がｊ番目のメモリバンクＭＢｊに格納されているデータ
を読出すいわゆる続出モード時には仲裁装置部１６の制
御の下にデータが第１４図に示すように読出される。

第１３図に対応させて第１４図に示すように、仲裁装置
部１６は、ｉ番目のプロセッサＰｉからのメモリ要求Ｐ
ｉＭＲＱ（第１４図（Ｂ））が時点ｔ、において発生し
たことに基づいて、第１３図（Ａ）〜（Ｎ）の場合と同
様にして、メモリアクセス手段１６Ｂ２ｊ（第８図）に
おいてメモリ要求に基づいてリクエスト信号ＲＱ、を得
てタイムスロット割当部１６Ａ（第５図）においてｊ番
目のメモリバンクＭＢｊに相当するタイムスロットでイ
ネーブル信号ＥＮＪ（第１４図（Ｉ））を発生させる。

そしてこのイネーブル信号ＥＮｊに基づいてメモリアク
セス手段１６Ｂ２　ｊにおいて１番目のプロセッサＰｉ
に対して占有許可信号丁ＴτＣＫを与えると共に（第１
４図（Ｍ））　、メモリバンクイネーブル信号発生部１
６Ｃ（第１１図）においてバンクイネーブル信号ＢＥＮ
Ｂｊ　（第１４図（Ｌ））を発生してこれをｊ番目のメ
モリバンクＭＢｊに与える。

この結果プロセッサＰｉはアドレスラインＡＤＤＲＥＳ
Ｓに対してアドレスデータＡＤを送出する（第１４図（
０））。この時プロセッサＰｉから仲裁装置部１６に供
給されているメモリバンク指定データＰｉＲＡ１〜Ｐｉ
Ｒτ丁がメモリ要求ＰｉＭＲＱ（第１４図（Ｂ））と共
に仲裁装置部１６に与えられる。　これと共にシステム
バスｌに続出書込命令Ｒ／Ｗ　（第１４図（Ｄ））が送
出されるので、メモリバンクＭＢｊのバンクイネーブル
信号ＢＥＮＢｊが仲裁ロジック５１に与えられることに
より、メモリコントロールロジック５２の書込読出制御
信号Ｗ百を続出信号レベルに維持する（第１４図（Ｔ）
）と共に、行及び列駆動信号ＲＡＳ及びＣＡＳをメモリ
エリア４５に与える。従ってメモリエリア４５には、ア
ドレスラッチ回路４７にラッチされたアドレスデータＡ
Ｄによって指定されたメモリ位置に格納されているデー
タＭＤが続出デークラッチ回路５０にラッチされる。

この続出データラッチ回路５０にラッチされたデータＭ
Ｄは、別途メモリコントローラ４６において発生される
続出データ出力信号ＲＤＥＮ　（第１４図（Ｕ））によ
ってその立下りのタイミングでシステムバス１の読出し
データラインＲＤＡＴＡに読出データＲＤ（第１４図（
Ｑ））として送出される。

かくしてｉ番目のプロセッサＰｉのデータ続出要求に基
づいてシステムバス１を占有しながらｊ番目のメモリバ
ンクＭＢｊからデータを読出している状態が得られる。

この状態になると、仲裁装置部１６はプロセッサｐｔに
対してストローブ信号ＰｉＲ３ＴＢ（第１４図（Ｎ））
を送出して、要求したデータがシステムバス１に送出さ
れたことを知らせる。

この時プロセッサＰｉはシステムバス１に送出されてい
るデータＭＤをバスクロックＢＣＬＫが立上った時点Ｔ
、においてストローブ信号ＰｉＲ３ＴＢが立上ることに
より、この立上りによって取込む。

このようにしてプロセッサＰｉからメモリ要求が出され
た後、バスクロックＢＣＬＫの約４周期分の時間が経過
した時点で、メモリブロックＭＢｊから続出したデータ
をプロセッサＰｉに取込むことができる。

第１３図及び第１４図の場合のように、１つのメモリバ
ンクＭＢｊに対して同時にメモリ要求を出したプロセッ
サが１つの場合には、競合関係が生じていないので、プ
ロセッサＰｉからメモリバンクＭＢｊにメモリ要求が発
生するごとに、仲裁ＷＷ部１６が当該メモリバンクＭＢ
ｊに割当てられたタイムスロットにおいてイネーブル信
号τＮ。

を発生することにより、メモリ要求の内容に応じて指定
したアドレスのメモリ位置に対してデータの書込み又は
読出しを実行する。このようにすべてのメモリバンクＭ
ＢＯ〜ＭＢ７に対して競合していないメモリ要求が発生
している場合には、基本的に各メモリバンクに割当てら
れたタイムスロットを用いてメモリ要求の内容に応じた
データ処理を実行して行く。

これに対して１つのメモリバンクＭＢＪに対して同時に
複数のプロセッサからメモリ要求がなされた競合状態に
おいて、しかもメモリバンクＭＢＯ〜ＭＢ７に対するメ
モリ要求がないものが含まれている状態においては、仲
裁装置部１６はメモリ要求のうち優先順位が高いものか
ら順次処理して行（と同時に、メモリ要求の出ていない
メモリバンクに割当られたタイムスロットを用いてデー
タの処理を実行する０例えば第１５図に示すように、時
点ｔ　１１４において１番目のプロセッサＰｉからｊ番
目のプロセッサＭＢｊに対してデータを書込むべきこと
を内容とするメモリ要求ＰｉＭＲｉ（第１５図（Ｂ））
が発生した後、このメモリ要求についてのデータの処理
が終了しないうちに時点【０．において、ｎ番目のプロ
セッサＰｎからｊ番目のメモリバンクＭＢｊに対してデ
ータを書込むべきことを内容とするメモリ要求ＰｎＭＲ
ｉ（第１５図（ＢＸ））が発生した場合を考える。

この場合（ｊ＋３）番目のメモリバンクＭＢ（ｊ＋３）
にはどのプロセッサからもメモリ要求がなく、従って当
該メモリバンクに相当するタイムスロットが空き状態に
あるものとする。

この状態において時点ｔ１１４で発生したメモリ要求Ｐ
ｉＭＲＱ及び時点ｔ０、で発生したメモリ要求ＰｎＭＲ
Ｑは、順次仲裁装置部１６に与えられ、そ札ぞれ１番目
及びｎ番目のプロセッサＰｉ及びＰｎに対応して設けら
れているデコード手段１６Ｂ１ｉ及び１６Ｂｉｎを介し
てｊ番目のメモリバンクＭＢｊに対応するメモリアクセ
ス手段１６Ｂ２ｊ　　（第８図）にメモリノサンク指定
信号ＰＲ百目及びＰＲＱ、、として与えられる。

まず時点１１１４において、ｉ番目のプロセッサＰＬか
らｊ番目のメモリバンクＭＢＪに対してデータの書込み
を内容とするメモリ要求が出ると、仲裁装置部１６は第
１３図について上述したと同様にして、タイムスロット
割当部１６Ａにおいてｊ番目のメモリバンクＭＢＪに割
当てられたタイムスロットＴＳｌの間にイネーブル信号
ＥＮ、を発生しく第１５図（１））　、このイネーブル
信号ＥＮ、に基づいてメモリアクセス手段１６Ｂ２ｊ（
第８図）から占有許可信号ＰｉＡＣＫが１番目のプロセ
ッサＰｉに与えられる。これと共にイネーブル信号πＮ
ｊに基づいてメモリバンクイネーブル信号発生部１６Ｇ
においてｊ番目のメモリバンクＭＢｊに対するバンクイ
ネーブル信号ＢＥＮ丁、をタイムスロットＴＳｉの次の
バスクロック周期において発生する（第１５図（Ｌ））
。

そこでプロセッサＰｉはシステムバス１に対してアドレ
スデータＡＤｚ　　（第１５図（０））及び書込データ
ＷＤ盈　（第１５図（Ｐ））を送出し、メモリバンクＭ
Ｂｊは時点ｔ１４においてこれらのデータをアドレスラ
ッチ回路４７及び書込デークラッチ回路４９（第１２図
）にラッチする。

かかるプロセッサＰｌからメモリバンクＭＢｊへのデー
タ書込サイクルが終了しないうちに、時点ｉ　ＩＩＭに
おいてプロセッサＰｎからメモリバンクＭＢｊに対して
データを書込むべきことを内容とするメモリ要求ＰｎＭ
ＲＱ　（第１５図（Ｂ　Ｘ））が出されると、これに対
応するラッチ出カニ丁■区ｊがメモリアクセス手段１６
Ｂ２ｊ（第８図）のラッチ回路２５から優先選択回路３
１に供給される。ところがこの時点Ｌｌｌａにおいては
、すでにプロセッサＰｉからのメモリ要求に基づいてラ
ッチ回路２５からラッチ出力φＰＲＱ日（第１５図（Ｆ
））が与えられており、優先選択手段３１はすでにこの
ラッチ出力φＰ　ＲＱ＋ｊを優先選択してこれに対応す
る占有許可信号ＰｉＡＣＫを出力している状態にある。

この状態はたとえ時点ｔ１１ａにおいてラッチ出力φＰ
　ＲＱ　ｈ　Ｊが優先選択手段３１に与えられても変更
し得す、プロセッサＰｉからのメモリ要求ＰｉＭＲＱ（
第１５図（Ｂ））が消失してラッチ出力φＰ　Ｒｃｒ直
Ｊが優先選択回路３１に供給されない状態にならない限
り、現在の状態が維持される。その結果プロセッサＰｎ
からのメモリ要求ＰｎＭＲＱ（第１５図（ＢＸ））に基
づくデータの処理は、プロセッサＰｉからのメモリ要求
ＰＩＭＲＱについてのデータの処理が終了するまで待た
されることになる。

この関係は、優先選択手段３１　（第９図及び第１Ｏ図
）について上述したように、たとえｎ番目のプロセッサ
Ｐｎの優先順位が１番目のプロセッサＰｉの優先順位よ
り高いとしてもそのまま適用される。このことはたとえ
優先順位が低いプロセッサからのメモリ要求であっても
、先に優先選択されたものについてはそのデータの処理
が終了するまでデータ処理サイクルを維持させるように
することにより、確実にデータ処理を実行させるように
するためである。

この待受状態は、メモリバンクＭＢｊにラッチされたデ
ータＡＤｉ及びＷＤｉがメモリエリア４５に対して行及
び列指定信号ＲＡＳ　（第１５図（Ｒ）及びで１丁（第
１５図（Ｓ））と、　書込読出制御信号ＷＥ　（第１５
図（Ｔ））とによって、時点ｔ１５において書込動作が
終了するまで維持される０時点ｔＩＳにおいて書込みが
終了すると、メモリバンクＭＢｊはビジー信号ＢＵＳＹ
ｊ　（第１５図（Ｇ））を反転することにより、メモリ
バンクＭＢｊのメモリサイクルが終了したことを仲裁装
置部１６に知らせる。

このとき仲裁装置部１６のメモリアクセス手段１６Ｂ２
ｊ（第８図）がナンド回路２７においてビジー信号ＢＵ
ＳＹｊの変化に応じてリクエスト信号ＲＱＪ　　（第１
５図（Ｈ））の論理レベルを立下げる。ここでラッチ回
路２５には、すでに処理が終わったプロセッサｐｔにつ
いてのラッチ出力φＰＲＱＬｊ（第１５図（Ｆ））が得
られていない状態にあるが、プロセッサＰｎについての
ラッチ出力φＰＲＱ−Ｊ（第１５図（ＦＸ））が依然と
して得られているので、リクエスト信号ＲＱｊはビジー
信号ＢＵＳＹ、の変化に直ちに応動する。

かくしてリクエスト信号ＲＱ、が（ｊ＋３）番目のメモ
リバンクＭＢ（ｊ＋３）に割当てられたタイムスロット
ＴＳ、において発生すると、タイムスロット割当部１６
Ａ（第５図）は当該（ｊ＋３）番目のメモリバンクＭＢ
（ｊ＋３）に対して割当てられているタイムスロットが
空き状態にあると判断して、（４）式について上述した
ようにして、空き状態のタイムスロットＴＳ、のタイミ
ングでｊ番目のメモリバンクＭＢｊについてのイネーブ
ル信号ＥＮＪを送出する（第１５図（１））。

そこでメモリアクセス手段１６Ｂ２ｊの出力ラッチ回路
３０は優先選択手段３１から送出される優先選択出力φ
ＰＲＯ，ｊをラッチし、これに対応する優先許可信号Ｐ
ｎＡＣＫをｎ番目のプロセッサＰｎに送出する。これと
共に再度イネーブル信号Ｉπｊが得られたことにより、
メモリバンクイネーブル信号発生部１６Ｃ（第１１図）
からバンクイネーブル信号ＢＥＮＢＪがバスクロックＢ
ＣＬＫの次の周期で送出される（第１５図（Ｌ））。

そこでプロセッサＰｎはアドレスデータＡＤｎ（第１５
図（Ｏ））及び書込データＷＤｎ（第１５図（Ｐ））を
システムバスｌに送出し、メモリバンクＭＢｊ（第１２
図）がこれらのデータをアドレスデータラッチ回路４７
及び書込データラッチ回路４９にラッチした後、信号Ｒ
ＡＳ、ＣＡＳ、ＷＥによってメモリエリア４５に書込む
。

かかる書込動作が終了すると、メモリバンクＭＢｊがビ
ジー信号ＢＵＳＹ、を反転して当該メモリサイクルが終
了したことを仲裁装置部１６に知らせ、かくして原状態
に戻る。

このようにして、同一のメモリバンクに対して複数のプ
ロセッサからのメモリ要求が順次発生すると、仲裁装置
部１６は発生順序輪従って各プロセッサに対してシステ
ムバスｌ及び指定されたメモリバンクの占有を順次許可
して行くことにより、当該競合を仲裁する。そして複数
のメモリ要求に対するデータ処理を順次実行するにつき
、メモリ要求された１番目のメモリバンクＭＢｊに割当
てられたタイムスロット以外のタイムスロットが空き状
態にあれば、この空き状態のタイムスロットを使用して
データの処理を実行し得る。

なお第１５図の場合は、複数のメモリ要求が時間差をも
って順次発生したときの競合関係を仲裁する場合につい
て述べたが、時間差なく同時に複数のメモリ要求が発生
した場合には、メモリ要求を発生した各プロセッサのう
ち、優先順位が高いもの（第１０図）を優先選択手段３
１において選択して順次占有許可信号を発生して行くよ
うにすることを除いて、上述の場合と同様にしてメモリ
要求の競合を仲裁する。

第１５図の場合は、競合する２つのメモリ要求の内容が
、データをメモリバンクに書込むことを要求している場
合について述べたが、メモリバンクに格納されているデ
ータを読出すことを内容とする場合には、仲裁装置部１
６は第１６図に示すように動作する。第１６図の場合、
第１５図の場合と相違する点は、メモリバンクからデー
タを読出す際の続出時間が書込む場合と比較して長いこ
とであり、この点を除いて仲裁装置部１６の動作は第１
５図の場合と同様である。

すなわちこの場合には、タイムスロットＴＳ籠において
発生するイネーブル信号ＴＦｒｊに基づいてメモリバン
クイネーブル信号ＢＥＮＢＪ　　（第１６図（Ｌ））に
よってアドレスデータＡＤｉ（第１６図（０））をシス
テムバス１に送出し、これをメモリバンクＭＢｊのアド
レスラッチ回路４７にラッチさせる。このラッチ出力は
、行及び列駆動信号ＲＡＳ及びＣＡＳと、読出モードレ
ベルを有する書込読出制御信号Ｗｌ−によって対応する
メモリ位置を指定して格納されているデータをメモリエ
リア４５から続出データラッチ回路５０に読出し、ラッ
チする。

そのラッチ出力は、バスクロックＢＣＬＫの次のＩＷＲ
期の間に発生される続出データ出力信号■ＤＥＮ　（１
１Ｎ１６図（Ｕ））によってシステムバス１に送出され
、かくしてシステムバス１に１番目のプロセッサＰＭか
らのメモリ要求に相当する続出データＲＤｉ（第４６図
（Ｑ））を出力した状態が得られる。メモリバンクＭＢ
ｊはこのようにしてデータを出力バス１に送出すると、
時点ｔ’ｓにおいてビジー信号Ｂ　Ｕ　Ｓ　Ｙ　ｊ（第
１６図（Ｇ））の信号レベルを反転させることによって
メモリサイクルが終了したことを仲裁装置部１６に知ら
せ、これにより仲裁 装置部１６からプロセッサＰｉにストローブ信号ＰｉＲ
５ＴＢ（第１６図（Ｎ））が与えられる。

これによりプロセッサｐｔは時点ｔｌ＆においてストロ
ーブ信号ＰｉＲ３ＴＢの立上りによってシステムバス１
に送出されているデータＲＤＪを取込む。

かくしてプロセッサＰｉからメモリ要求ＰｉＭＲＱを発
生した時点ｊ　１１１からバスクロックＢＣＬＫの４周
期分の時間を使ってメモリバンクＭＢｊからプロセッサ
Ｐｉにデータを読取ることができる。このデータの読取
り時間は第１５図の場合のデータの書込時間がほぼ２周
期分であったのと比較してかなりの時間がかかる。しか
し第１６図のように読出動作全体に必要な時間は長（な
っても、バスシステム１を引続き占有する時間はバスク
ロックＢＣＬＫの１サイクル分であるので、競合のため
にデータの処理を待たされているプロセッサＰｎがシス
テムバス１を占有する際の妨げになるおそれを有効に回
避し得る。

すなわち第１６図の場合も、プロセッサｐｔのデータの
処理の終了を表すビジー信号ＢＵＳＹ。

の変化は、第１５図の場合と同じ時点ｔ１５にし得、従
って第１６図の場合もプロセッサＰｎのデータの処理は
（ｊ＋３）番目のメモリバンクＭＢ　（Ｊ＋３）に割当
てられているタイムスロットを使つてイネーブル信号Ｅ
Ｎｊ　（第１６図（Ｉ））を発生させることができる。

　このイネーブル信号百Ｎ、は仲裁装置部１６において
発生され、このイネーブル信号ＥＮ、に基づいてバスク
ロックＢＣＬＫの次の周期においてプロセッサＰｎのメ
モリ要求に基づくアドレスデータＡＤｎをシステムバス
１に送出し、この周期の終了時点ｔｌｌｌにおいてメモ
リバンクＭＢＪのアドレスラッチ回路４７にラッチさせ
る。

ところがこのようにシステムバス１にプロセッサＰｎの
メモリ要求に基づくデータがシステムバス１に送出され
たときには、プロセッサＰｌのメモリ要求に基づいてメ
モリバンクＭＢｊから読出されたデータＲＤＩは時点ｔ
４においてすでにプロセッサｐｔに取込まれた状態にあ
るので、システムバス１上に２つのデータが同時に送出
されることを有効に回避し得る。

かくしてシステムバスｌ上に送出されたアドレスデータ
ＡＤｎによって指定されたメモリ位置に格納されている
データを、続出データラッチ回路５０にラッチした後、
そのラッチ出力ＲＤＥＮ　（第１６図（Ｕ））をシステ
ムバスｌ上に送出すると共に、仲裁装置部１６において
発生されるストローブ信号ＰｎＲ３ＴＢ　（第１６図（
ＮＸ））の立上りによってプロセッサＰｎに取込むこと
ができる。

このようにしてメモリバンクＭＢｊ内における続出時間
が大きい場合には、メモリバンクＭＢｊにおいて続出サ
イクルを実行している間に、これと同時に仲裁装置部１
６側において続いて処理すべきデータに関する信号の処
理を開始するようにし得るので、これら２つのデータを
順次処理するにつき、各データがシステムバス１を占有
する時間をバスクロックＢＣＬＫの１周期分に圧縮する
ことができることになる。

なお第１６図の場合も、時間差をもたずに同時に２つの
メモリ要求が発生した場合には、メモリアクセス手段１
６Ｂ２　ｊの優先選択手段３１において各プロセッサに
割当てられた優先順位（第１０図）に基づいて優先順位
の高いものから順次システムバス１の占有を許可して行
くようにデータの処理がなされる。

第１３図ないし第１６図において明らかなように、イネ
ーブル信号τＮｊはｊ番目のバンクに割当てられている
タイムスロットにおいて発生し、このイネーブル信号Ｅ
ＮＪが発生して次のタイムスロットにおいてバンクイネ
ーブル信号ＢＥＮＢ。

が発生する。またイネーブル信号Ｅ　Ｎ　ｊが発生した
後約１．５タイムスロツトの時間が経過した時点におい
てアドレスデータラインＡＤＤＲＥＳＳに対してアドレ
スデータＡＤが送出されると同時に、書込モードのとき
には書込データラインＷＤＡＴＡに対して書込データＷ
Ｄが送出される。

これに対してイネーブル信号ＥＮ、が発生した後約２タ
イムスロツトだけ経過した時点においてメモリバンクＭ
Ｂｊがデータ書込み又は読出動作を開始する（すなわち
メモリサイクルを開始する）ので続出モードにおいては
、イネーブル信号τＮＪが発生して後約２．５タイムス
ロツト時間だけ経過した時点で続出データラインＲＤＡ
ＴＡにメモリバンクＭＢｊから読出されたデータＲＤが
送出され、その結果イネーブル信号ＥＮ、が発生した後
約３タイムスロツトだけ経過した時点でプロセッサＰｉ
がメモリバンクＭＢｊに格納されていたデータを取込む
ことができる。

このような動作は、メモリバンクＭＢＯ〜ＭＢ７に対す
るイネーブル信号−［「。〜Ｅ　Ｎ　’ｔが発生するご
とに繰返されるのに対して、イネーブル信号ＥＮ、〜Ｅ
　Ｎ　’ｒがそれぞれメモリバンクＭＢＯ〜ＭＢ７に割
当てられたタイムスロットにおいて順次発生する。そこ
でアドレスデータラインＡＤＤＲＥＳＳ、書込データラ
インＷＤＡＴＡ、続出データラインＲＤＡＴＡに対して
メモリバスＭＢＯ−ＭＢ７に対応するデータが送出され
るタイミングは、割当てられたタイムスロットの順序で
それぞれ別個のタイミングになる。かくしてシステムバ
ス１は複数のメモリバンクＭＢＯ〜ＭＢ７に対して互い
に競合するタイミングでメモリ要求が発生した場合にも
、何等混乱を生じさせることなく仲裁することによって
確実に共有記憶装置２に対してデータを書込みまたは読
出すことができる。

第１７図はこの関係を第３図について上述したように同
時に４つのメモリ要求が出された場合の仲裁動作として
示している。この場合、第１７図（Ａ）に示すようにｉ
番目のプロセッサＰｉからｊ番目のメモリバンクＭＢｊ
に対して書込要求が出され、かつｎ番目のプロセッサＰ
ｎからに番目のメモリバンクＭＢｋに対して続出要求が
出され。

かつｍ番目のプロセッサＰｍからＸ番目のメモリバンク
ＭＢｘに対して書込要求が出され、かつｒ番目のプロセ
ッサＰｒからｙ番目のメモリバンクＭＢ７に対して続出
要求が出され°Ｃおり、これらの要求が時点ｔｔｏにお
いて同時に発生しているものとする。

このときｔ！、−ｗｔ″！１％　ｔｔ１１〜’　＊２ｓ
　’　１１Ｍ”””　雪４ｓｔｚａ〜ｔｚｓに対して順
次ｊ番目、ｋ番目、Ｘ番目、ｙ番目のタイムスロットＴ
Ｓ、　、ＴＳｋ、ＴＳヨ、ＴＳ、が割当てられているも
のとすれば、第１７図（Ｂ）に示すように、　タイムス
ロットＴＳｊにおいてｊ番目のメモリバンクＭＢｊに対
するイネーブル信号ＥＮｊが発生し、続くタイムスロッ
トＴＳ、においてに番目のメモリバンクＭＢＫに対する
イネーブル信号ＥＮｋが発生し、続くタイムスロットＴ
Ｓ、においてＸ番目のメモリバンクＭＢｘに対するイネ
ーブル信号ＥＮ、が発生し、続くタイムスロットＴＳア
においてｙ番目のメモリバンクＭＢｙに対するイネーブ
ル信号τにアが発生する。　このようにしてイネーブル
信号ＥＮ、、ＥＮｋ　、ＥＮ、　、ＥＮ、が順次タイム
スロットＴＳＪ　−ＴＳｋ、ＴＳ−、ＴＳ−において１
タイムスロツト時間だけ時間差を保ちながら順次発生す
ると、これに応じて各メモリバンクに対するバンクイネ
ーブル信号ＢＥＮＢｊ、ＢＥＮＢｋ、丁百π丁え、ＢＥ
ＮＢＦも同様にして１タイムスロツトずつ時間がずれる
関係で発生する（第１７図（Ｃ））、これと共にメモリ
バンクＭＢｊ、ＭＢｋ、ＭＢｘ、ＭＢｙに対するアドレ
スＡ　Ｄ　ｉ　ｓ　Ａ　Ｄ　ｎ、ＡＤｍ、ＡＤｒが第１
７図（Ｄ）に示すように、同様に１タイムスロツト時間
ずつずれた関係で順次アドレスデータラインＡＤＤＲＥ
ＳＳに送出される。

かくして複数のメモリバンクＭＢ　ｊ、ＭＢｋ。

ＭＢｘ、ＭＢｙのアドレス番地のうちプロセッサｐｉ、
Ｐｎ、Ｐｍ５Ｐｒによって指定されたアドレス番地が順
次混乱なく指定され、かくしてメモリバンクＭＢ　ｊ、
ＭＢｋ、ＭＢｘ、ＭＢｙはそれぞれ１タイムスロツトず
つずれた時点で書込又は続出メモリサイクルに入ること
になる（第１７図（Ｆ））。このようにしてメモリサイ
クルに入る際に、メモリバンクに書込要求を出したプロ
セッサｐｔＳｐｍは、アドレスデータＡＤ　ｉｓ　ＡＤ
ｍがアドレスデータラインＡＤＤＲＥＳＳに送出された
タイミングで書込ラインＷＤＡＴＡに対して書込データ
Ｗ　Ｄ　ｉ　ＳＷ　Ｄ　ｍを送出する（第１７図（Ｅ）
）。従ってメモリバンクＭＢｊ、ＭＢｘにおけるメモリ
サイクルでは書込データＷＤｉＳＷＤｍがアドレスデー
タＡＤｉ、ＡＤｍに相当するアドレス番地にそれぞれ書
込まれることになり、か（してプロセッサＰｉ、Ｐｍの
メモリ要求に対する応動動作が終了する。

これに対してメモリバンクに続出要求を出したプロセッ
サＰｎ、Ｐｒについては、メモリバンクＭＢｋＳＭＢｙ
のアドレスデータＡＤｎ、ＡＤｒに相当するアドレス番
地からそれぞれ格納されているデータが読出され、これ
が順次読出データラインＲＤＡＴＡに送出される（第１
７図（Ｇ））。

このタイミングはメモリバンクＭＢｋ、ＭＢ７が割当て
られたタイムスロットに基づいて互いに異なる時点でメ
モリサイクルを開始したことによって互いに異なるタイ
ミングで読出データラインＲＤＡＴＡに送出され、かく
して読出データラインＲＤＡＴＡから読出要求を出した
プロセッサＰｎ。

Ｐｒが混乱なくメモリバスバンクＭＢｋ、ＭＢ７から読
出されたデータを取込むことができる。

このようにしてメモリバンクＭＢｊ、ＭＢｋ。

ＭＢｘ、ＭＢｙそれ自体のメモリサイクルがタイムスロ
ットの時間より長いにもかかわらず、システムバスから
データを取込むタイミング及びシステムバス１に続出し
たデータを送出するタイミングが１タイムスロツトのタ
イミングで順次実行されるので、実効的にシステムバス
１に対して１タイムスロツト時間に相当するアクセス時
間をもっていると同様の動作をする。

同様にしてプロセッサＰｉ、Ｐｎ、Ｐｍ５Ｐｒも、シス
テムバスｌにデータを送出するタイミング及びシステム
バスｌからデータを取込むタイミングは１タイムスロツ
ト時間の間で済むので、たとえシステムバス１に対して
データを送出する際に、ｌタイムスロット時間以上の時
間が必要でありかつ取込んだデータの処理に１タイムス
ロツト時間以上の時間が必要なデバイスを用いたとして
も、システムバス１に対してはｌタイムスロットだけａ
能することになるので、たとえプロセッサＰｉ、Ｐｎ、
Ｐｍ５Ｐｒにおけるデータの処理時間が１タイムスロツ
ト時間より十分に長い場合にも、システムバス１に対し
ては１タイムスロツト時間の間に応動動作し得るデバイ
スとして機能することになる。

従ってたとえメモリバンクとしてメモリサイクルが長い
ダイナミックメモリを適用し、かつプロセッサとして処
理速度の遅いマイクロプロセッサを用いたとしても、シ
ステムバス１に対しては順次続くタイムスロットに応動
動作するデバイスとして機能することができるので、タ
イムスロット１　　　全体についてのメモリ及びプロセ
ッサのスルーブツトはメモリを構成するメモリバンクの
数及びプロセッサを構成するマイクロプロセッサの数に
対応する分だけ拡大することができ、かくして実用上十
分なデータ処理機能をもつデータ処理装置を得ることが
できる。

かくするにつき、共有記憶装置２からシステムバスｌに
データを読出したタイミングで、同時に他のプロセッサ
からシステムバスｌに書込データを送出する区間が生じ
得るが（例えば第１７図の時点１ｔ％）、続出データが
続出データラインＲＤＡＴＡに送出されるのに対して、
書込データはこれとは異なる書込データラインＤＷＤＡ
ＴＡに送出されるので、混乱は生じない。

（他の実施例） （１）上述の実施例においては優先選択手段３１　（第
９図）に対してリアルタイム処理が必要なプロセッサに
対して高い優先順位を割当てるようにしたが（第１θ図
）これに代え又はこれと共に、データの転送時間が遅い
ものに対して高い優先順位を割当てるようにしても良い
、因にデータ転送速度が遅いプロセッサにおけるデータ
処理が遅れると、データの処理が速い他のプロセッサが
データの処理を終了しているにもかかわらず当該遅いプ
ロセッサのデータ処理が終了するのを全体として待つこ
とになるが、当該データの転送速度が遅いプロセッサに
高い優先順位を与えれば、その分抽のプロセッサよりデ
ータ処理動作をする機会が多くなることにより、全体と
して各プロセッサのデータ処理時間を揃えることができ
る。その結果データ処理装置全体としてのスループット
を高めることができる。

（２）優先選択手段３１（第８図）に関連して設けられ
たロック手段３２として、データ処理量が大きいプロセ
ッサに対して、データ処理量が小さいプロセッサより高
い比率で優先選択をロックさせるような機能をもたせる
ことにより、各プロセッサについてのデータ処理時間を
揃えさせるようにしても良い。

〔発明の効果〕

以上のように本発明によれば、システムバスに結合した
複数のプロセッサに対してそれぞれ仕事を分担させると
共に、これらのプロセッサに共通に設けられた共有記憶
装置をそれぞれシステムバスに結合された複数のメモリ
バンクで構成し、各プロセッサから出されるメモリ要求
に対して同時並列的に各メモリバンクを占有することが
できるようにしたことにより、プロセッサ及び共有記憶
装置としてそれほどデータ処理速度が速くない汎用のデ
バイスを用いたとしても、全体としてのスループットが
十分に大きいデータ処理装置を実現し得る。

かくするにつき、特に本発明においては、以上のプロセ
ッサから同一のメモリバンクに対して同時にメモリ要求
が出されたとき、そのうちの１つを優先選択してメモリ
要求についてのデータ処理をして行くようにしたことに
より、メモリ要求の競合を有効かつ確実に仲裁し得る。

かくしてデータ処理量が格段的に大きい画像データを処
理する手段として好適なデータ処理装置を特殊な仕様を
もたない汎用のデバイスによって構築することができる
。

【図面の簡単な説明】

第１図は本発明によるデータ処理装置の全体構成を示す
ブロック図、第２図は処理すべき一連のデータ処理ステ
ップを示す路線図、第３図は同時並列処理する際のデー
タ処理ステップを示す路線図、第４図は第１図のシステ
ムバスに関連した構成部分を示すブロック図、第５図は
第４図のタイムスロット割当部１６Ａの詳細構成を示す
ブロック図、第６図はそのタイムスロット信号を示す信
号波形図、第７図は第４図のメモリアクセスコントロー
ル部１６Ｂの詳細構成を示すブロック図、第８図は第７
図のメモリアクセス手段１６Ｂ２ｊのさらに詳細な構成
を示すブロック図、第９図は第８図の優先選択手段３１
の詳細構成を示すブロック図、第１０図はその優先順位
の説明に供する図表、第１１図は第４図のメモリバンク
イネーブル信号発生部１６Ｃの詳細構成を示すブロック
図、第１２図は第４図のメモリバンクＭＢｊの詳細構成
を示すブロック図、第１３図〜第１６図は各部の信号を
示す信号波形図、第１７図は同時並列処理する際のデー
タ処理手順を示す路線図である。 ｌ・・・・・・システムバス、２・・・・・・共有記憶
装置、５・・・・・・ファイル蓄積装置、６・・・・・
・データ伝送装置、７・・・・・・画像読取プリント装
置、８・・・・・・画像情報圧縮伸長装置、９・・・・
・・操作表示装置、ｌＯ・・・・・・主制御装置、１６
・・・・・・仲裁装置部、１６Ａ・・・・・・タイムス
ロット割当部、１６Ｂ・・・・・・メモリアクセスコン
トロール部、１６Ｃ・・・・・・メモリバンクイネーブ
ル信号発生部、ＰＯ−Ｐ７・・・・・・プロセッサ、Ｍ
ＢＯ〜ＭＢ７・・・・・・メモリバンク。

Claims (1)

1. 【特許請求の範囲】 １、データを入力するデータ入力手段と、入力されたデ
   ータ又は処理されたデータを表示する表示手段と、上記
   入力されたデータ又は処理されたデータを蓄積するファ
   イル蓄積手段と、上記各手段とシステムバスを介して結
   合された共有記憶手段とを少なくとも有し、上記データ
   入力手段によつて指定されたデータ処理を実行するデー
   タ処理装置において、 ａ、それぞれ上記システムバスに結合されたプロセッサ
   を有し、上記データ処理についての仕事を分担し、当該
   分担した仕事を上記プロセッサを用いてそれぞれ実行す
   る複数のサブシステムと、 ｂ、上記システムバスにそれぞれ結合され、かつ上記共
   有記憶手段を構成する複数のメモリバンクと、 ｃ、上記各サブシステムのプロセッサが上記メモリバン
   クの１つを指定して上記システムバスを通じてデータの
   送受をすべきことを内容とするメモリ要求を出したとき
   、上記各メモリ要求に対して上記それぞれ指定されたメ
   モリバンクの占有を許すイネーブル信号を発生する仲裁
   装置部と を具え、上記仲裁装置部は、上記プロセッサ及びメモリ
   バンク間に送受されるデータを所定データ量の区分デー
   タに区分し、上記複数のプロセッサから同時に出された
   メモリ要求についてのデータの処理を、上記システムバ
   スのバスクロックと同期しながら、上記区分データごと
   に順次同時並列的に実行すると共に、上記２以上のプロ
   セッサから同一のメモリバンクに対して同時にメモリ要
   求が出されたとき、上記各プロセッサに対して予め定め
   た優先順位に従つて、当該同時に出されたメモリ要求の
   うちの１つを優先選択し、当該優先選択したメモリ要求
   についてのデータを処理することにより、競合を仲裁す
   ることを特徴とするデータ処理装置。 ２、上記仲裁装置部は、優先選択した上記１つのメモリ
   要求についてのデータが所定量だけ処理されるまで、他
   のメモリ要求の選択を拒絶するロック機能をもつている
   特許請求の範囲第１項に記載のデータ処理装置。