JPH0544698B2

JPH0544698B2 -

Info

Publication number: JPH0544698B2
Application number: JP27942684A
Authority: JP
Inventors: Yoshio Kitamura; Hiroshi Takizuka; Tadao Ishihara
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1984-12-25
Filing date: 1984-12-25
Publication date: 1993-07-07
Also published as: JPS61151775A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はデータ処理装置に関し、例えば文書、
図面等のように、画と、文字等のキヤラクタとを
含んで構成された画像を表すデイジタルデータで
なる情報（以下これを画像情報と呼ぶ）を処理す
る場合に適用して好適なものである。

〔従来の技術〕

この種の画像情報を対象とするデータ処理装置
の適用範囲は拡大しつつあり、文書作成、電子フ
アイル、相互通信等を一連のシステムとして簡易
かつ安価に構築できれば、オフイスオートメーシ
ヨン（Office Automation）、フイウチヤーオブ
ザオフイス（Future of the office）、ペーパー
レスオフイス（paperless office）などの分野に
おける一般事務処理業務に有用なデータ処理装置
を提供し得ると考えられる。

ところがこの種の画像情報は、所定のコードに
コード化された一般のデータを処理する場合（例
えば数値演算、データプロセツシング、ワードプ
ロセツシング等の場合）と比較して、約100倍程
度以上の大量な情報量を有する。従つて画像情報
をデイジタル処理する際には、一般データを処理
する場合と比較して100倍以上のスループツトを
もつ機械を使用する必要がある。そのため従来
は、大量にデータ処理をなし得るように特殊仕様
によつて設計した専用のプロセツサ、専用のハー
ドウエアロジツク、または大型電子計算機を用い
ると共に、データを圧縮して処理量を低減させる
ことにより機械の負担を軽減させるような方法が
採用されている。

〔発明が解決しようとする問題点〕

ところがこの従来の方法を用いる場合には、デ
ータ処理装置全体としての構成が大型複雑になる
ことを避け得ず、しかも特殊設計の高価な装置を
用いなければならない問題がある。

かかる問題点を解決するためには、画像情報を
汎用装置として入手できるパーソナルコンピユー
タ、ミニコンピユータ、オフイスコンピユータな
どを用いて処理することが考えられるが、これら
の汎用装置は大量なデータを処理できるようには
構成されてはおらず、その処理速度は遅く、また
単独で多様な仕事を実行できるような処理能力を
もつていないため、単にこれらの汎用装置の機能
をそのまま用いても、大量なデータを短時間の間
に処理することはできない。

本発明は以上の点を考慮してなされたもので、
画像情報を処理するにつき、それ自体処理速度、
処理能力が低い汎用のマイクロプロセツサ、メモ
リ等のデバイスを多数個用いてシステムバスを介
して互いに結合すると共に、各デバイスにおける
データの処理を同時並列的に実行するような仲裁
機能をもたせるようにすることにより、実用上十
分な実行処理速度を有するデータ処理装置を提案
しようとするものである。

〔問題点を解決するための手段〕

かかる問題点を解決するため第１の発明におい
ては、データを入力するデータ入力手段９Ｂ，９
Ｃ，７Ｆと、入力されたデータ又は処理されたデ
ータを表示する表示手段９Ｊ，９Ｋと、入力され
たデータ又は処理されたデータを蓄積するフアイ
ル蓄積手段５と、これらの各手段とシステムバス
１を介して結合された共有記憶手段２とを少なく
とも有し、データ入力手段９Ｂ，９Ｃ，７Ｆによ
つて指定されたデータ処理を実行するデータ処理
装置において、データ処理についての仕事を複数
のサブシステム５〜１２に分担させ、各サブシス
テム５〜１２はシステムバス１にそれぞれ結合さ
れたプロセツサＰ０〜Ｐ７を用いてそれぞれ分担
した仕事を実行するようになされ、また共有記憶
手段２をそれぞれシステムバス１に結合された複
数のメモリバングMB０〜MB７によつて構成
し、各サブシステム５〜１２のプロセツサＰ０〜
Ｐ７がメモリバンクMB０〜MB７の１つを指定
してシステムバス１を通じてデータの送受をすべ
きことを内容とするメモリ要求を出したとき、仲
裁装置部１６によつて、それぞれ指定されたメモ
リバンクの占有を許すイネーブル信号を発生する
ようにし、仲裁装置部１６は、プロセツサＰ０〜
Ｐ７及びメモリバンクMB０〜MB７間に送受さ
れるデータを所定データ量の区分データに区分
し、複数のプロセツサＰ０〜Ｐ７から同時に出さ
れたメモリ要求についてのデータの処理を、シス
テムバス１のバスクロツクと同期しながら、区分
データごとに順次同時並列的に実行するようにす
る。

かかる構成に加えて特に本発明においては、２
以上のプロセツサから同じメモリバンクに対して
同時にメモリ要求が出されたとき、各プロセツサ
に対して予め定めた優先順位に従つて、当該同時
に出されたメモリ要求のうちの１つを優先選択し
てこの優先選択したメモリ要求についてのデータ
を処理することによつて競合を仲裁するようにす
る。

〔作用〕データ処理装置は、各プロセツサからのメモリ
要求に基づいてそれぞれ処理すべきデータを所定
データ量の区分データに区分して、この区分デー
タごとに各メモリ要求に対応するデータの処理を
システムバスのバスクロツクに同期しながら同時
並列的に実行して行く。

このようにすれば、各プロセツサのメモリ要求
が順次シーケンシヤルに発生する場合に、各メモ
リ要求に対する全部のデータを一挙に処理せずに
区分データごとに処理できることにより、区分デ
ータについて順次同時並列的データ処理を実行で
きることになる。その結果全部のメモリ要求に対
応するデータ処理のうちの大部分を、同時に出さ
れた複数のメモリ要求についての区分データの処
理を同時に実行している時間TZ０（第３図）の
間に処理できることにより、全体としての処理時
間を格段的に短縮することができる。

かくするにつき、本発明においては、同一のメ
モリバンクに対して同時に２以上のプロセツサか
らメモリ要求が出されたとき、仲裁装置部１６
が、予め決められた優先順位に従つて当該同時に
出されたメモリ要求のうちの１つを優先選択し、
当該優先選択したメモリ要求についてのデータを
処理できるようにしたことにより、同一のメモリ
バンクに対するメモリ要求の競合を確実に仲裁す
ることができ、従つて有効に同時並列的なデータ
処理を実現し得る。

〔実施例〕

以下図面について本発明の一実施例を詳述す
る。

（全体の構成）データ処理装置は第１図に示すように、順次シ
ーケンシヤルに実行すべき一連のデータ処理ステ
ツプについての仕事をそれぞれ分担する８つのサ
ブシステムに結合されるシステムバス１を有し、
各サブシステムによつて共有される共有記憶装置
２に結合されている。

共有記憶装置２は、バス及びメモリコントロー
ラ（MBC）を搭載してなるボード２Ａと、それ
ぞれ２〔mega byte〕（以下〔MB〕と表す）の記
憶容量を有するRAMを搭載してなる２枚のボー
ド２Ｂ及び２Ｃとを有し、バス及びメモリコント
ローラ（MBC）はシステムバス１を介して各サ
ブシステムからメモリ要求が到来したとき、対応
するデータをローカルバス２Ｄを通じてボード２
Ｂ及び２ＣのRAMから読出し、又は書込むよう
になされている。その際に特に、各サブシステム
からのメモリ要求が競合したとき、バス及びメモ
リコントローラ（MBC）は、この競合関係を仲
裁し、かくして同時並列的にデータを処理するこ
とができるようにすることにより、短時間の間に
全てのサブシステムの要求に応答する機能を有す
る。

システムバス１は、各サブシステムに設けられ
たプロセツサ（CPU）Ｐ０〜Ｐ７に接続され、
各プロセツサＰ０〜Ｐ７は共有記憶装置２のバス
及びメモリコントローラ（MBC）との間に、信
号及びデータの受け渡しをするために、全てのプ
ロセツサＰ０〜Ｐ７に共用される。

第１のサブシステムにはフアイル蓄積装置
（STS）５が割当てられ、２〔MB／sec〕のデー
タ処理速度を有するプロセツサＰ０がシステムバ
ス１に接続されている。プロセツサＰ０はボード
５Ａに搭載され、データ処理装置のデータをフア
イリングするための蓄積装置を構成するDRAW
（Direct Read after Write）５Ｂ及びHDD
（Hard Disk Drive）５Ｃにフアイルデータを蓄
積し、又は読出し得るようになされている。この
実施例の場合、ボード５Ａ上にDRAW５Ｂに対
するインターフエイス（DRAW Ｉ／Ｆ）が設け
られており、またHDD５Ｃに対するインターフ
エイス（HDD Ｉ／Ｆ）を搭載するボード５Ｄが
ローカルバス５Ｅを通じてプロセツサＰ０に結合
されている。

かくして、プロセツサＰ０は、共有記憶装置２
のデータをシステムバス１を用いてHDD５Ｃ又
はDRAW５Ｂに蓄積し、またHDD５Ｃ又は
DRAW５Ｂのデータをシステムバス１を用いて
共有記憶装置２に転送する。

また第２のサブシステムにはデータ伝送装置
（NTS）６が割当てられ、システムバス１に２
〔MB／sec〕のデータ処理速度を有するプロセツ
サＰ１が接続されている。プロセツサＰ１は伝送
コントロール回路（Ethernet Controller）と共
にボード６Ａ上に搭載され、システムバス１から
伝送装置６Ｂを介して同軸ケーブルでなる伝送路
６Ｃに対してデータを送出すると共に、伝送路６
Ｃを介して到来するデータをシステムバス１側に
取込むことができるようになされている。

かしくてプロセツサＰ１によつて、共有記憶装
置２のデータをシステムバス１を用いて伝送装置
６Ｂに送出し、又は伝送装置６Ｂを介して外部か
ら到来するデータをシステムバス１を用いて共有
記憶装置２に取込む。その結果データ処理装置を
外部装置に結合することにより、さらに規模の大
きいデータ処理システムを構築できるようになさ
れている。

第３のサブシステムには画像読取プリント装置
（IDS）７が割当てられ、システムバス１に２
〔MB／sec〕の処理速度を有するプロセツサＰ２
が接続される。プロセツサＰ２は画像入出力コン
トローラ（ImageI／Ｏ Controller）と共にボ
ード７Ａに搭載され、この画像入出力コントロー
ラの制御の下に、ローカルバス７Ｂを介し、さら
にそれぞれ画像プリンタインターフエイス（IP
Ｉ／Ｆ）のボード７Ｃ及び画像リーダインターフ
エイス（IR Ｉ／Ｆ）のボード７Ｄをそれぞれ介
して画像プリンタ（IP）７Ｅ及び画像リーダ
（IR）７Ｆに結合されている。かくしてプロセツ
サＰ２は画像リーダ７Ｆによつて読取つた画像デ
ータをシステムバス１を用いて共有記憶装置２に
取込み、また共有記憶装置２のデータをシステム
バス１を介して画像プリンタ７Ｅにおいてプリン
トするようになされている。

第４のサブシステムには画像情報圧縮伸長装置
（CDS）８が割当てられ、２〔MB／sec〕のデー
タ処理速度を有するプロセツサＰ３がシステムバ
ス１に接続されている。プロセツサＰ３は圧縮伸
長コントローラ（Compress／Decompress
controller）と共にボード８Ａに搭載され、共有
記憶装置２のデータをシステムバス１を用いて読
取り、このデータをローカルバス８Ｂを通じてそ
れぞれ圧縮処理回路（COMP）のボード８Ｃ、
又は伸長処理回路（DECOMP）のボード８Ｄに
転送すると共に、圧縮又は伸長処理されたデータ
をシステムバス１を用いて共有記憶装置２に送出
する。

画像情報圧縮伸長装置８はフアイル蓄積装置５
のHDD５Ｃ又はDRAW５Ｂに蓄積すべきデータ
を例えばMH方式（Modified Huffman）又は
MR方式（Modified READ）によつて予め圧縮
処理することにより蓄積データ量を拡大できるよ
うにし、またHDD５Ｃ又はDRAW５Ｂから読出
された圧縮されたデータを伸長して表示、プリン
ト、伝送処理できるようにする。

第５のサブシステムには操作表示装置（DPS）
９が割当てられ、2.5〔MB／sec〕のデータ処理速
度を有するプロセツサＰ４がシステムバス１に接
続されている。プロセツサＰ４が搭載されている
ボード９Ａには、プロセツサＰ４が読込んだ画像
データを映像表示信号に変換処理する際に用いる
処理プログラム及びデータを記憶するROM及び
RAMが搭載される。

また操作表示装置９は操作入力手段としてキー
ボード９Ｂ及びマウス９Ｃを有し、このキーボー
ド９Ｂ及びマウス９Ｃのデータをボード９Ａに搭
載されているシリアル入力回路（ＳＩ／Ｏ）を
通じてプロセツサＰ４に入出力し得るようになさ
れている。

ここでキーボード９Ｂ及びマウス９Ｃから入力
されるデータはそれぞれ所定のフオーマツトを有
するコード化されたデータでなり、プロセツサＰ
４はこの入力データ（例えば文字、記号等でなる
キヤラクタデータ又はコマンドデータ）をシステ
ムバス１を用いて共有記憶装置２に転送し得る。

これに対してプロセツサＰ４は、画像データ
（すなわち画、キヤラクタ、又は画及びキヤラク
タの混合を表すデータでなる）を表示する場合に
は、これらのデータをローカルバス９Ｄを通じて
ボード９ＥのビツトマツプコントローラBMCに
コマンド及びデータとして与える。ここで、プロ
セツサＰ４は、コード化されたキヤラクタデータ
についてはこれをコマンドとしてビツトマツプコ
ントローラ（BMC）に転送して対応するフオン
トデータに変換した後、ローカルバス９Ｆを介し
てビデオメモリ（VRAM）のボード９Ｇ及び９
Ｈに転送して２次元の画面メモリ上に展開する。

一方画像リーダ７Ｆにおいて発生される画像デ
ータは、画素の白黒をそのまま表すコード化され
ていないデータでなり、これを表示するときプロ
セツサＰ４は、コード化されているキヤラクタデ
ータに対して行つたような変換はせずに、そのま
ま２次元の画面メモリ上に展開する。

このようにしてVRAM上に展開された画像デ
ータは、ボード９Ｉに搭載されたタイミング回路
（TIM）によつてローカルバス９Ｆを介して読出
されて例えば陰極線管（CRT）でなるデイスプ
レイ９Ｊ及び９Ｋ上に表示される。

以上の機能に加えてプロセツサＰ４は、システ
ムバス１を介して共有記憶装置２から画像データ
を読出して１枚の画面に組立て編集し、また１枚
の画面上にキーボード９Ｂから入力されたキヤラ
クタを挿入する機能をもつ。プロセツサＰ４は、
この組立編集の際の処理データをCRT９Ｊ，９
Ｋ上に表示し、また組立編集が終わつたデータを
システムバス１を介して共有記憶装置２に転送す
る。

かくして操作表示装置９は、フアイル蓄積装置
５から共有記憶装置２に読出された画像データを
用いて、操作入力手段としてのキーボード９Ｂ及
びマウス９Ｃの操作に応じて１枚の画面に組立編
集してデイスプレイ９Ｊ又は９Ｋに表示すると共
に、システムバス１を用いて共有記憶装置２に転
送する。このデータはフアイル蓄積装置５に蓄積
され、又は画像読取プリント装置７の画像プリン
タ７Ｅによつてプリントされ、又はデータ伝送装
置６から外部へ伝送される。

第６のサブシステムには主制御装置（PCS）１
０が割当てられ、2.5〔MB／sec〕のデータ処理速
度を有するプロセツサＰ５がシステムバス１に接
続されている。プロセツサＰ５が搭載されている
ボード１０Ａはローカルバス１０Ｂを介してボー
ド１０ＣのRAM及びボード１０Ｄの入力装置
Ｉ／Ｏが結合され、フロツピデイスクドライブ
（FDD）からＩ／Ｏを介してローカルメモリとし
てのRAMに書込まれたシステム動作プログラム
（オペレーテイングシステム、アプリケーシヨン
プログラム等）によつて、システムバス１に結合
されている各サブシステム及び共有記憶装置２を
全体として制御する。かかる制御のためのインタ
ーラプト、アテンシヨン信号は制御信号ライン３
を介して主制御装置１０及び全てのサブシステム
間に送受される。

またプロセツサＰ５は、ボード１０ＣのRAM
に入力されたプログラムによつて画像プリンタ７
Ｅにおいてプリントする画像データの組立処理を
実行する。

第７及び第８のサブシステムには予備装置１１
及び１２が割当てられる（そのプロセツサをＰ６
及びＰ７で表す）。これにより新たな機能を追加
できるようになされている。

第１図の構成において、オペレータは操作表示
装置９のキーボード９Ｂ、マウス９Ｃを用いてモ
ードを指定するコマンド、及び文字、記号等のキ
ヤラクタデータを入力し得ると共に、画及びキヤ
ラクタを含んでなる画像データを画像読取プリン
ト装置７の画像リーダ７Ｆを用いて入力し得る。
ここでキーボード９Ｂ及びマウス９Ｃから入力さ
れるデータは転送、処理し易い所定のコードを有
するデータとして得られ、従つて比較的少ないデ
ータ量でキヤラクタデータの入力をし得る。これ
に対して画像読取プリント装置９の画像リーダ７
Ｆから入力される画像データは、各画素の白黒を
バイナリーコードで表すデータで構成されている
ので、データ量が格段的に大きくなる。

キーボード９Ｂ又はマウス９Ｃから入力された
データは、操作表示装置９のプロセツサＰ４から
システムバス１を用いて共有記憶装置２に一旦書
込まれた後、再度システムバス１を通じて画像情
報圧縮伸長装置８に転送されてデータの圧縮処理
をする。かくして処理されたデータは再度システ
ムバス１を用いて共有記憶装置２に転送される。
その後このデータは再度システムバス１を用いて
フアイル蓄積装置５に転送され、外部記憶装置と
してのHDD５Ｃ又はDRAW５Ｂに蓄積される。

同様にして画像読取プリント装置７から入力さ
れた画像データは、システムバス１を用いて一旦
共有記憶装置２に取込まれた後、再度システムバ
ス１を用いて画像情報圧縮伸長装置８に転送さ
れ、圧縮処理された後再度システムバス１を用い
て共有記憶装置２に転送され、その後再度システ
ムバス１を用いてフアイル蓄積装置５に転送され
てHDD５Ｃ又はDRAW５Ｂに蓄積される。

このようにしてHDD５Ｃ及びDRAW５Ｂには
画像情報圧縮伸長装置８において圧縮されたデー
タが蓄積されているが、このデータは操作表示装
置９のデイスプレイ９Ｊ，９Ｋ、又は画像読取プ
リント装置７の画像プリント７Ｅに出力される。
この場合HDD５Ｃ又はDRAW５Ｂのデータは、
操作表示装置９のキーボード９Ｂ又はマウス９Ｃ
からのデータに基づいてフアイル蓄積装置５の
HDD５Ｃ及びDRAW５Ｂの蓄積データをシステ
ムバス１を用いて共有記憶装置２に転送した後、
再度システムバス１を用いて画像情報圧縮伸長装
置８に転送してデータを伸長処理する。その結果
得られるデータは再度システムバス１を用いて共
有記憶装置２に転送された後、再度システムバス
１を用いて操作表示装置９のデイスプレイ９Ｊ，
９Ｋ、又は画像読取プリント装置７の画像プリン
タ７Ｅにおいて表示、又はプリントされる。この
ときデイスプレイ９Ｊ，９Ｋに供給される画像信
号についての画面の組立ては、操作表示装置９の
プロセツサＰ４において実行され、またプリンタ
７Ｅに供給される画像信号についての画面の組立
ては主制御装置１０のプロセツサＰ５において実
行される。

さらにフアイル蓄積装置５に蓄積されたデータ
を編集し直したり、新たにキーボード９Ｂ、又は
画像リーダ７Ｆから入力される画像にキヤラクタ
を挿入処理するモードにおいては、各データを一
旦共有記憶装置２に転送した後、同様にしてプロ
セツサＰ４において編集する。

このようにして第１図のデータ処理装置は、主
制御装置１０のボード１０Ｃのローカルメモリ
RAMにフロツピーデイスクドライブFDDから入
力された動作プログラム（すなわちオペレーテイ
ングシステム又はアプリケーシヨンプログラム）
に基づいて、各動作モードにおける主制御装置１
０の制御の下にデータの処理を実行して行く。そ
してこのデータ処理を実行する際には、共有記憶
装置２に対して各サブシステムがシステムバス１
を共用しながら共有記憶装置２をアクセスする。

このとき共有記憶装置２は、１つのサブシステ
ムから出されたメモリ要求に基づいて当該メモリ
要求に基づくデータの処理が終了するまで共有記
憶装置２及びシステムバスを占有させる必要があ
る。しかしこの占有時間が余り長いと、その間に
他のサブシステムから出たメモリ要求に基づくデ
ータの処理を長時間の間またなければならなくな
る。この問題を解決するため共有記憶装置２は、
バス及びメモリコントローラ（MBC）が各サブ
システムのプロセツサからのデータの供給を同時
並列的に処理するような仲裁機能をもつように構
成され、かくして次に述べるように一連のシーケ
ンシヤルなデータの処理を時間直列的に実行した
場合と比較して格段的に処理時間を短縮できるよ
うになされている。

なお、以下の説明において、信号及びデータの
符号にバーを付した場合は、負論理に基づいて表
現したものであるものとする。

今、例えばフアイル蓄積装置５の外部記憶装置
としてのHDD５Ｃ及びDRAW５に格納されてい
る画像データ（圧縮処理されている）を検索して
操作表示装置９のデイスプレイ９Ｊ，９Ｋに表示
させる場合には、第２図に示す一連のデータ処理
を順次シーケンシヤルに処理して行く。

すなわち０番目のデータ処理ステツプPR0にお
いて、主制御装置１０の制御の下にフアイル蓄積
装置５のHDD５Ｃ又はDRAW５Ｂから読出すべ
き画像データを論理的にサーチして検索する。

続く１番目のデータ処理ステツプPR1において
フアイル記憶装置５から当該検索されたデータが
読出されて共有記憶装置２に転送される。次に２
番目のデータ処理ステツプPR2において共有記憶
装置２に転送されたデータを画像情報圧縮伸長装
置８のプロセツサＰ３によつて読出して伸長処理
をした後共有記憶装置２に再書込する。次に３番
目のデータ処理ステツプPR3において共有記憶装
置２に再書込されたデータを操作表示装置９のプ
ロセツサＰ４が読出して画面の編集組立て及び字
の挿入等の処理を行つた後共有記憶装置２に再度
格納する。次に４番目のデータ処理ステツプPR4
において共有記憶装置２に再度格納されたデータ
を操作表示装置９が読出してビツトマツプコント
ローラ９Ｅ，VRAM９Ｇ，９Ｈを介してデイス
プレイ９Ｊ，９Ｋに表示させる。

これらの一連のデータ処理ステツプにおいて、
システムバス１を用いてデータを転送するステツ
プは、１番目〜４番目のデータ処理ステツプPR1
〜PR4であり、それぞれのステツプにおいてデー
タを処理するプロセツサのデータ処理速度と、処
理されるデータ量とに基づいて決まる処理時間
T1〜T4の総和処理時間が必要になる。

すなわちデータ処理ステツプPR1においては、
フアイル蓄積装置５のHDD５Ｃ又はDRAW５Ｂ
から読出されたデータが、プロセツサＰ０のデー
タ処理速度２〔MB／sec〕の速度で共有記憶装置
２に時間T1の間に転送される。また２番目のデ
ータ処理ステツプPR2においては、画像情報圧縮
伸長装置８のプロセツサＰ３が、そのデータ処理
速度２〔MB／sec〕の速度で共有記憶装置２のデ
ータを読出し、伸長処理されたデータをプロセツ
サＰ３が再度２〔MB／sec〕のデータ処理速度で
共有記憶装置２に格納し、かくして処理時間T2
を必要とする。また３番目のデータ処理ステツプ
PR3において操作表示装置９のプロセツサＰ４が
2.5〔MB／sec〕のデータ処理速度で共有記憶装置
２からデータを読出した後画面の組立て、字の挿
入等の編集処理を実行し、その後プロセツサＰ４
が再度2.5〔MB／sec〕のデータ処理速度で編集後
のデータを共有記憶装置２に格納し、かかるデー
タ処理のために時間T3を必要とする。また４番
目のデータ処理ステツプPR4において操作表示装
置９のプロセツサＰ４がデータ処理速度2.5
〔MB／sec〕の速度で共有記憶装置２からデータ
を読出してデイスプレイ９Ｊ，９Ｋ上に表示さ
せ、かかるデータ処理を実行するために時間T4
を必要とする。

従つて第１図の構成のデータ処理装置におい
て、第２図の一連のデータ処理ステツプを順次シ
ーケンシヤルに時間直列的に実行したとすると、
データを処理するために必要な総和処理時間
TSMIは、 TSMI＝T1＋T2＋T3＋T4 ……(1) になる本発明においては、原理的に、かかるデータ量
の仕事を所定の区分データ（例えば16〔kB〕又は
８〔kB〕（KB＝kilobyte）程度）に区分し、複数
のプロセツサを用いて、同時かつ並列的に当該１
区分データずつデータの処理を実行する。

すなわち第２図の一連のデータ処理ステツプ
PR1〜PR4においてそれぞれ処理すべきデータを
第３図に示すように複数区分（図示の場合７区
分）に区分し、各区分データを区分データ処理実
行時間TU1〜TU10ごとに順次シーケンシヤルに
かつ同時並列的に処理して行く。

第３図Ａにおいて、第２図のデータ処理ステツ
プPR1において処理されるべき１番目の区分デー
タとしてフアイル蓄積装置５から１セクタ分又は
１トラツク分をプロセツサＰ０によつて読出して
処理実行時間TU1の処理ステツプPR11の間に共
有記憶装置２に転送する。この１番目の区分デー
タは第３図Ｂに示すように、次の処理実行時間
TU2の間に、第２図のデータ処理ステツプPR2
の１番目の処理データとして処理ステツプPR21
において処理され、画像情報圧縮伸長装置８のプ
ロセツサＰ３によつて共有記憶装置２から読出さ
れた後伸長処理され、その後共有記憶装置２に再
格納される。この再格納された１番目の区分デー
タは第３図Ｃに示すように、第２図のデータ処理
ステツプPR3の１番目の処理データとして処理実
行時間TU3の処理ステツプPR31において処理さ
れる。すなわちプロセツサＰ４は共有記憶装置２
の区分データを読出して編集処理をした後共有記
憶装置２に再格納する。この再格納された１番目
の区分データは第３図Ｄに示すように、第２図の
データ処理ステツプPR4の１番目の処理データと
して処理実行時間TU4におけるデータ処理ステ
ツプPR41において処理される。これにより共有
記憶装置２の区分データはプロセツサＰ４によつ
て読出されてデイスプレイ９Ｊ，９Ｋ上に表示さ
れる。

かくして１番目の区分データが処理実行時間
TU1，TU2，TU3，TU4の間にデータ処理ステ
ツプPR11，PR21，PR31，PR41の順序でシーケ
ンシヤルに処理されて行く。

この間において、２番目の処理実行時間TU2
になると、フアイル蓄積装置５のプロセツサＰ０
がデータ処理ステツプPR12において外部記憶装
置から２番目の区分データを読出して共有記憶装
置２に格納する。この２番目の区分データは、１
番目の区分データの場合と同様にして順次続く処
理実行時間TU3，TU4，TU5に移るごとに、デ
ータ処理ステツプPR22，PR32，PR42において
データ処理されて行き、その結果処理実行時間
TU5においてデイスプレイ９Ｊ，９Ｋ上に表示
される。

以下同様にして３番目、４番目、……の区分デ
ータが処理実行時間TU3，TU4……においてフ
アイル蓄積装置５から順次読出されて行き、この
３番目、４番目……の区分データが順次続く処理
実行時間（TU4，TU5，TU6）、（TU5，TU6，
TU7）……になるごとに順次処理ステツプ
（PR23，PR33，PR43）、（PR24，PR34，
PR44）、……においてデータ処理されて順次デイ
スプレイ９Ｊ，９Ｋ上に表示されて行く。

このようにして第２図のデータ処理ステツプ
PR1，PR2，PR3，PR4において処理すべきデー
タは、１区分データずつ順次続く区分データ処理
実行時間ごとにシーケンシヤルに処理されて行く
が、各シーケンシヤルな処理は同時並列的に実行
されて行き（これをパイプライン処理と呼ぶ）、
その結果区分データ処理実行時間において各処理
ステツプにおける仕事が割当られているプロセツ
サが、同時並列的にデータ処理動作をすることに
なり、結局複数のプロセツサを全体として１つの
プロセツサとして見たときの処理能力を向上させ
ることになり、従つてデータの総和処理時間を短
縮できることになる。

このような結果を得ることができるのは、仮に
第２図について上述したようにデータ処理ステツ
プPR1〜PR4をシーケンシヤルにかつ時間直列的
に処理して行くとすれば、１つのデータ処理ステ
ツプにおける仕事を割当られたプロセツサがデー
タ処理動作をしている間は、他のプロセツサがデ
ータ処理をしていない状態のままコマンドが到来
するのを待受ける状態になつており、結局この無
駄時間があるために全体としてデータ処理時間が
長くなると考えられるが、第３図の方法によれ
ば、かかる無駄時間を格段的に短縮できることに
なるからである。

結局第３図の本発明によるデータ処理方法を実
行すれば、全てのデータを処理するに要するデー
タ総和処理時間TSM2が全てのプロセツサＰ０〜
Ｐ４によるデータ処理ステツプが重複している時
間TZ0と、その前後に生ずる重複していない時間
TZ1及びTZ2との和になり、その互いに重複して
いない時間が小さくなるように各プロセツサに対
する仕事を割当るようにすれば、全体としてのデ
ータ処理時間を第２図の場合と比較して格段的に
短縮することができる。

例えば第３図Ａ〜Ｄに示すように、各処理ステ
ツプにおける区分データ処理実行時間が互いに等
しくなるようにすれば、データ総和処理時間
TSM2は TSM2＝〔Ｋ＋（DSP−１）〕×TU ……(2) と表すことができる。ここで、Ｋは各区分データ
処理ステツプにおける区分データ数、DSPは同
時処理すべきプログラム数（すなわち第２図の処
理ステツプPR1〜PR4の数）、TUは区分データ
の処理実行時間をそれぞれ表す。

従つて第１図の構成によれば、プロセツサとし
てデータ処理速度がそれほど速くない汎用のマイ
クロプロセツサを用いたとしても、データ処理装
置全体としてのデータ総和処理時間が、データ量
の格段的に大きな画像データを処理するに適合す
るように実用上十分なスループツトを具えたデー
タ処理装置を実現し得る。

第１図の構成における区分データの同時並列処
理は、共有記憶装置２のバス及びメモリコントロ
ーラ（MBC）に設けられている仲裁装置部が、
システムバス１に接続されているサブシステムの
プロセツサの競合を同時並列的に処理することに
よつて達成される。

（共有記憶装置）共有記憶装置２は第４図に示すように、サブシ
ステムを構成する６つの装置５〜１０及び２つの
予備装置１１及び１２の各プロセツサＰ０，Ｐ
１，Ｐ２……Ｐ７（これをPi、ｉ＝０，１，２…
…７と表す）に結合されたシステムバス１と、
RAM２Ｂ及び２Ｃ（第１図）によつて構成され
るメモリ部１５とを仲裁装置部１６によつて制御
することにより、システムバス１をどのサブシス
テムのプロセツサに占有使用させるかを決定する
ようになされている。

この実施例の場合、システムバス１は20ビツト
のアドレスデータラインADDRESSと16ビツト
の読出データラインRDATAと、16ビツトの書込
データラインWDATAと、読出書込コマンド
Ｒ／高位バイト又は低位バイド選択信号，
UDSを転送する３ビツトのバスとで構成され、
終端部１７によつて終端されている。

メモリ部１５は、それぞれ250〔kiloward〕の
メモリ容量を有する８つのメモリバンクMB０，
MB１……MB７（これをMBj、ｊ＝０，１，２
……７と表す）に分割されており、各メモリバン
クMB０〜MB７に対してそれぞれシステムバス
１が結合されることによつて、各プロセツサＰ０
〜Ｐ７が各メモリバンクを各別にアクセスできる
ようになされている。このようにすることによ
り、１つのメモリバンクがデータの書込、読出動
作をしている（これをメモリサイクルと呼ぶ）間
に他のメモリバンクをアクセスすることができ
る。システムバス１は仲裁装置部１６に結合さ
れ、８つのサブシステムのプロセツサＰ０〜Ｐ７
からシステムバス１従つてメモリ部１５に対して
互いに競合するメモリ要求が出されたとき、これ
を第５図〜第７図に示す構成によつて仲裁するこ
とにより、全てのメモリ要求に対して同時並列的
にデータの処理を実行し得るようにする。ここ
で、各プロセツサから送出されるメモリ要求の内
容は、共有記憶装置２にデータを書込むこと、又
は共有記憶装置２に格納されているデータを読出
すことのいずれか一方になる。

仲裁装置部１６は、２つの仲裁任務を実行す
る。その第１の任務は、８つのプロセツサPi（ｉ
＝０，１，２……７）からそれぞれメモリ部１５
に対するメモリ要求が同時に出されたとき、この
要求に対して占有を許可すべきメモリバンク
MBj（ｊ＝０，１，２……７）を割当てることで
ある。

また仲裁装置部１６の第２の任務は、同じ１つ
のメモリバンクMBjに対して複数のプロセツサ
Piからメモリ要求が出された時、どのプロセツサ
Piに占有を許可するかを仲裁することである。

仲裁装置部１６は、第１の任務を実行するタイ
ムスロツト割当部１６Ａ（第５図）を有する。こ
のタイムスロツト割当部１６Ａは、第６図Ａ〜Ｈ
に示すように、メモリバンクMB０〜MB７に対
応する８つのタイムスロツト信号TS₀〜TS₇（こ
れをTS_j、ｊ＝１、２……７と表す）を順次循環
的に発生し、各タイムスロツト信号TS₀〜TS₇の
立下り区間（これをタイムスロツトと呼ぶ）をサ
ブシステムのプロセツサＰ０〜Ｐ７に順次割当て
る。

ここで各タイムスロツト信号TS₀〜TS₇のタイ
ムスロツトの区間は、実際に順次処理されて行く
単位データ（例えば１〔ward〕）の処理時間に選
定され、従つて各タイムスロツトの繰返し周期
は、区分データを処理するに必要な処理実行時間
TU1〜TU10（第３図）と比較して十分短い値に
選定されている。このようにして実際には区分デ
ータを多数の単位データずつ処理して行く。

かくしてタイムスロツト信号TS₀，TS₁，TS₂
……TS₇のタイムスロツトの間に、それぞれ対応
するプロセツサＰ０，Ｐ１，Ｐ２……Ｐ７からメ
モリ要求₀，₁，₂……₇（これを_j
、
ｊ＝０、１、２……７と表す）が出された場合に
は、要求を出したサブシステムのプロセツサＰ
０，Ｐ１，Ｐ２……Ｐ７に対して当該タイムスロ
ツトの間それぞれシステムバス１を介してメモリ
バンクMB０，MB１，MB２……MB７の占有
を許して良いことを意味するイネーブル信号
_０，₁，₂……₇（これを_j、ｊ＝０、
１、２……７と表す）を発生する。そこで仲裁装
置部１６は、各プロセツサＰ０〜Ｐ７のメモリ要
求が競合しないときは、メモリバンクMB０〜
MB７のうちの１つに対するメモリ要求が出れ
ば、当該メモリバンクに対応するタイムスロツト
を無条件に用いてメモリ要求を処理させる機能
（これをタイムスロツト割当機能と呼ぶ）をもつ
ことになる。

これに加えて仲裁装置部１６は、タイムスロツ
ト信号TS_j（ｊ＝０、１……７）の各タイムスロ
ツトにおいて、対応するメモリ要求が発生されて
いないときには、当該メモリ要求がないタイムス
ロツトをそれ以外のタイムスロツトに割当てられ
たメモリバンクに対するメモリ要求を処理するた
めに利用させ得る機能（これをタイムスロツト利
用機能と呼ぶ）をもつ。

以上の関係を式で表せば次のようになる。

₇ 〓^j=0 TS_j＝１ ……(3) EN_j＝TS_j＋_j-1・EN_j-1 ……(4) ここでTS_jはｊ番目（ｊ＝０、１、……７）の
メモリバンクMBjに割当てられたタイムスロツ
ト信号、_jはｊ番目のメモリバンクMBjに対す
るリクエスト信号、EN_jはｊ番目のメモリバンク
MBjの占有を許して良いことを表すイネーブル
信号をそれぞれ示す。

ここで(3)式は、タイムスロツト信号TS_j（ｊ＝
０〜７）が連続して順次循環的にタイムスロツト
を発生するものであることを表している。これに
対して(4)式は、ｊ番目のメモリバンクMBjに対
するイネーブル信号EN_jが発生するのは、第１に
当該メモリバンクMBjに割当てられたタイムス
ロツト信号TS_jのタイムスロツトのタイミングで
あることを表す（第１項TS_j）と共に、第２に１
つ前の（ｊ−１）番目のメモリバンクMB（ｊ−
１）に対応するタイムスロツトにおいてリクエス
ト信号RQ_j-1が発生されておらず、しかも当該タ
イムスロツトに対応するメモリバンクMB（ｊ−
１）が使用されていないタイミングであることを
表している（第２項RQ_j-1・EN_j-1）。

このようにしてｊ番目のメモリバンクMB_jに
対してメモリ要求が出されているのに対して、そ
の前の（ｊ−１）番目のタイムスロツトに対応す
るメモリバンクMB（ｊ−１）についてのメモリ
要求が出されていなければ、この１つ前のタイム
スロツトを用いてｊ番目のメモリバンクMB_jに
対する要求の処理をなし得るようになされてい
る。

このことはさらに、順次１つ前（すなわち（ｊ
−２）番目、（ｊ−３）番目……）のタイムスロ
ツトについてのメモリ要求がないときには、この
（ｊ−２）番目、（ｊ−３）番目……のメモリバン
クMB（ｊ−２）、MB（ｊ−３）……に割当てら
れたタイムスロツトを使つてｊ番目のメモリバン
クMBjをアクセスすることができることを意味
している（これを前倒し効果と呼ぶ）。

この(4)式の関係を各メモリバンクMB０〜MB
７に対するイネーブル信号EN₁〜EN₇として表せ
ば次のようになる。

EN₁＝TS₁＋₀・EN₀ ……(5) EN₂＝TS₂＋₁・EN₁ ＝TS₂＋₁・TS₁＋₁・₀・EN₀
……(6) EN₃＝TS₃＋₂・EN₂ ＝TS₃＋₂・TS₂＋₂・₁・TS₁＋
RQ₂・₁・₀・EN₀ ……(7) EN₄＝TS₄＋₃・EN₃ ＝TS₄＋₃・TS₃＋₃・₂・TS₂＋
RQ₃・₂・₁・TS₁＋₃・₂・
_１・₀・EN₀ ……(8) EN₅＝TS₅＋₄・EN₄ ＝TS₅＋₄・TS₄＋₄・₃・TS₃＋
_４・₃・₂・TS₂＋₄・₃・₂・
RQ₁・TS₁＋₄・₃・₂・₁・
_０・EN₀ ……(9) EN₆＝TS₆＋₅・EN₅ ＝TS₆＋₅・TS₅＋₅・₄・TS₄＋
_５・₄・₃・TS₃＋₅・₄・₃・
RQ₂・TS₂＋₅・₄・₃・₂・
_１・TS₁＋₅・₄・₃・₂・₁・
RQ₀・EN₀ ……(10) EN₇＝TS₇＋₆・EN₆ ＝TS₇＋₆・TS₆＋₆・₅・TS₅＋
_６・₅・₄・TS₄＋₆・₅・₄・
RQ₃・TS₃＋₆・₅・₄・₃・
_２・TS₂＋₆・₅・₄・₃・₂・
RQ₁・TS₁＋₆・₅・₄・₃・
_２・₁・₀・EN₀ ……（11） EN₀＝TS₀＋₇・EN₇ ＝TS₀＋₇・TS₇＋₇・₆・TS₆＋
_７・₆・₅・TS₅＋₇・₆・₅・
RQ₄・TS₄＋₇・₆・₅・₄・
_３・TS₃＋₇・₆・₅・₄・₃・
RQ₂・TS₂＋₇・₆・₅・₄・
_３・₂・₁・TS₁＋₇・₆・₅・
RQ₄・₃・₂・₁・₀・EN₀
……（12） (5)〜（12）式において、第２項の式RQ_j-1・
EN_j-1の項のうちEN_j-1の項は１つ前の式を代入
することによつて得るようになされており、その
結果得られる展開式から、ｊ番目以前の他のタイ
ムスロツトのうちに使用されていない空きスロツ
トがあれば、この空きスロツトを利用してｊ番目
のメモリバンクのデータの処理を許可するイネー
ブル信号EN_jが得られることを表している（これ
により前倒し効果が得られる）。

仲裁装置部１６はさらにメモリアクセスコント
ロール部１６Ｂを有する（第４図）。このメモリ
アクセスコントロール部１６Ｂは第７図に示すよ
うに、プロセツサＰ０〜Ｐ７に対応するデコード
手段１６Ｂ１１〜１６Ｂ１７（これを１６Ｂ１ii
＝０、１……７と表す）を有し、それぞれプロセ
ツサPi（ｉ＝０、１……７）からメモリ要求が出
されたことを示すメモリ要求信号（ｉ＝
０、１……７）と、指定したメモリバンクの番号
を３ビツトの信号として表すメモリバンク番号デ
ータ1、2、3（ｉ＝０、１…
…
７）とをそれぞれ受ける。かくしてデコード手段
１６Ｂ１ｉには対応するプロセツサPiからどのメ
モリバンクに対してメモリ要求が出されたかを表
す４ビツトの信号が入力されることになる。

デコード手段１６Ｂ１ｉはこの入力信号によつ
て指定されたメモリバンクを表すメモリバンク指
定信号_i0〜_i7（ｉ＝０、１……７）を発
生する。このメモリバンク指定信号_i0〜
_ｉ７はその添字によつてｉ番目のプロセツサPiから
０〜７番目のメモリバンクMB０〜MB７へのメ
モリ要求が出されたことを表し、これらの信号は
メモリバンクMB０〜MB７に対応して設けられ
たメモリアクセス手段１６Ｂ２０〜１６Ｂ２７
（これを１６Ｂ２ｊ、ｊ＝０、１……７と表す）
にそれぞれ分配される。

すなわち０番目のメモリアクセス手段１６Ｂ２
０にはデコード手段１６Ｂ１１〜１６Ｂ１７から
発生されるメモリバンク指定信号のうち、０番目
のメモリバンクMB０を指定する信号₀₀〜
PRQ₇₀が集められ、……、７番目のメモリアクセ
ス手段１６Ｂ２７にはデコード手段１６Ｂ１１〜
１６Ｂ１７から発生されるメモリバンク指定信号
のうち７番目のバンクMB７を指定するメモリバ
ンク指定信号₀₇〜₇₇が集められる。

これを一般的に表せば、ｊ番目のメモリアクセ
ス手段１６Ｂ２ｊ（ｊ＝０、１……７）には、デ
コード手段１６Ｂ１１〜１６Ｂ１７から発生され
るメモリバンク指定信号のうちｊ番目のメモリバ
ンクMBjを指定するメモリバンク指定信号_0j
〜_7j（これを_ij、ｉ＝０、１……７、ｊ
＝０、１……７と表す）が集められる。

メモリアクセス手段１６Ｂ２ｊは、第８図に示
すように、メモリバンク指定信号_ijをそれぞ
れラツチ回路２５にクロツクによつてラツチす
る。このクロツクは、仲裁装置部１６をメモリ
バンクMB０〜MB７及びプロセツサＰ０〜Ｐ７
と同期をとりながら動作させるために用いられ、
バスクロツクBCLKと同期して発生される。

ラツチ回路２５にラツチされたメモリ要求は、
ノア回路２６を介して２入力ナンド回路２７に入
力される。このナンド回路２７には当該メモリア
クセス手段１６Ｂ２ｊに割当られているメモリバ
ンクMBjから供給されるビジー信号_jが第
２の条件入力として与えられる。このビジーのビ
ジー信号_jは、ｊ番目のメモリバンクMBj
がメモリサイクル動作中ではないとき発生し、か
くしてナンド回路２７の出力端には、いずれかの
プロセツサからメモリ要求が出された時、当該ｊ
番目のメモリバンクMBjがメモリサイクル動作
中ではないことを条件としてリクエスト信号_j
が得られる。このリクエスト信号_jはメモリサ
イクル動作状態にないメモリバンクに対してメモ
リ要求が生じたことを表しており、第５図につい
て上述したタイムスロツト割当部１６Ａに送出さ
れる。

かくしてタイムスロツト割当部１６Ａは、リク
エスト信号_jについて(4)式で表されるタイムス
ロツトTS_jのタイミングでイネーブル信号_jを
発生するが、このイネーブル信号_jがメモリア
クセス手段１６B2jの２入力ナンド回路２８に戻
される。この２入力ナンド回路２８にはリクエス
ト信号_jが入力され、かくしてリクエスト信号
RQ_jが発生した後このリクエスト信号_jが割当
られたタイムスロツトのタイミングで出力イネー
ブル信号を送出する。この出力イネーブル
信号はラツチ回路２９においてクロツク
によつてラツチされ、そのラツチ出力が出力ラツ
チ回路３０に対するラツチイネーブル信号_j
として送出される。

一方ラツチ回路２５のラツチ出力_ijが優
先選択手段３１に与えられ、同時に到来した複数
のメモリバンク指定信号_ijのうち最も優先順
位の高いメモリバンク指定信号が選択されて出力
ラツチ回路３０に送出される。かくして出力ツチ
回路３０は、優先選択手段３１において選択され
たメモリバンク指定信号_ijをクロツクに
よつてラツチし、これを占有許可信号〜
P7ACK（これを、ｉ＝０、１……７と表
す）として送出する。この占有許可信号
は、当該ｊ番目のメモリバンクMBjに対してメ
モリ要求を出したｉ番目のプロセツサPiに対して
システムバス１を占有して良いことを許可する信
号である。

かくしてメモリアクセス手段１６Ｂ２ｊ（ｊ＝
０、１……７）から出力される占有許可信号
PiACKのうち、同じプロセツサPiに対する信号
が集められ（第７図）、メモリアクセスコントロ
ール部１６Ｂの出力２１として送出される。

このようにしてメモリアクセスコントロール部
１６Ｂにおいて得られる占有許可信号は、
仲裁装置部１６からメモリ要求を出したプロセツ
サPiに対して動作イネーブル信号として戻され、
その結果プロセツサPiはシステムバス１に対して
データを送出する動作に入る。

優先選択手段３１は、第９図に示すようにラツ
チ回路２５のラツチ出力_0j〜_7j（これ
を_ij、ｉ＝０、１……７、ｊ＝０、１……
７と表す）を受けて、これらのメモリバンク指定
信号が同時に到来したとき、優先順位の高いもの
から優先選択出力信号_0j〜_7j（これを
PRO_ij、ｉ＝０、１……７、ｊ＝０、１……７
と表す）として出力する。

この実施例の場合優先順位は、第１０図に示す
ように、予め定められている。すなわち第４図に
ついて上述したように、プロセツサＰ０，Ｐ１，
Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７には順次フ
アイル蓄積装置（SPS）５、データ伝送装置
（NTS）６、画像読取プリント装置（IDS）７、
画像情報圧縮伸長装置（CDS）８、操作表示装
置（DPS）９、主制御装置（PCS）１０、予備
装置１１、予備装置１２のプロセツサが割当てら
れているが、優先順位、はその順序に高くなるよ
うに定められている。この優先順位は例えばフア
イル蓄積装置５に外部記憶装置として設けられて
いるHDD５Ｃのように、メモリ要求が出された
ときリアルタイム処理の必要性が高いデバイスを
含んでいるサブシステムに対してより高い順位を
割当てるようになされている。

かくして優先選択出力信号_0j，Ｐ_1j……
PRO_7jにはプロセツサＰ０，Ｐ１……Ｐ７から出
されたメモリ要求に基づいて到来するメモリバン
ク指定信号_0j，Ｐ_1j……_7jを内容とす
る出力が送出されることになり、この優先選択出
力_0j，_1j……_7jを出力ラツチ
回
路３０にラツチしてそれぞれ優先許可信号
P0ACK，1……7として送出するこ
とになる。

このようにして同時に複数のプロセツサから同
じｉ番目のメモリバンクMBjが指定された場合
には、その中から最も優先順位の高いメモリバン
ク指定信号に対応する１つの優先選択出力信号が
出力ラツチ回路３０にラツチされ、この１つの優
先選択出力信号に対応するプロセツサPiに対して
だけ占有許可信号が与えられ、かくして
当該プロセツサPiだけがシステムバス１を占有で
きることになる。

この実施例の場合、優先選択手段３１にはロツ
ク手段３２が設けられ（第８図）、優先選択手段
３１において選択して得られた優先選択出力信号
PRO_ijに基づいて占有許可信号が与えら
れたプロセツサPiについては、所定のデータの処
理が終了するまで他のプロセツサからのメモリ要
求を拒絶して、当該ｊ番目のメモリバンクMBj
を用いてのデータ処理を維持させるようになされ
ている。

かかるロツク手段３２の機能は、主制御装置１
０のローカルメモリ１０Ｃ（第１図）に格納され
ているプログラムに基づいて実行されるもので、
この実施例の場合第１に、ある時点において同時
に到来したメモリバンク指定信号について優先順
位が高いとして選択されたものについては、当該
選択されたメモリバンク指定信号に対応するプロ
セツサが一連のデータの処理を終了するまでの
間、たとえその後に優先順位の高いメモリバンク
指定信号が到来したとしてもこれを無視して、先
に選択されたプロセツサに対して当該ｊ番目のメ
モリバンクの占有を許可し続けるようにする。

またロツク手段３２はｊ番目のメモリバンクの
メモリエリアのうち特定のメモリエリアについて
は、予め定められている所定のプロセツサのメモ
リ要求に基づくメモリバンク指定信号が優先選択
手段３１において選択された場合に限つてデータ
の更新をできるようにロツクする。かくして、所
定のメモリバンクに格納されているデータを保存
し得るようになされている。

さらに仲裁装置部１６はメモリバンクイネーブ
ル信号発生部１６Ｃを有する（第４図）。このメ
モリバンクイネーブル信号発生部１６Ｃは、第１
１図に示すように、タイムスロツト割当部１６Ａ
（第５図）から送出されるイネーブル信号_jを
受けるラツチ回路４１を有する。このラツチ回路
４１はイネーブル信号_jをクロツクによつて
ラツチし、そのラツチ出力をそれぞれバンクイネ
ーブル信号_jとして送出する。このバンク
イネーブル信号_jはｊ番目のバンクMBjに
対して動作イネーブル信号として与えられ、かく
して当該ｊ番目のメモリバンクMBjがシステム
バス１からデータを取込み、又は格納しているデ
ータをシステムバス１に送出する動作（この一連
の動作をメモリサイクルと呼ぶ）を開始する。

かかるメモリサイクル動作状態になると、当該
ｊ番目のメモリバンクMBjは、仲裁装置部１６
に対してビジー信号_jを送出しない状態に
なり、かくして現在メモリサイクル動作中である
ことを仲裁装置部１６に知らせる。

このようにしてメモリバンクMB０〜MB７を
動作させる際に、仲裁装置部１６を介してプロセ
ツサＰ０〜Ｐ７と同期動作させるために仲裁装置
部１６から各メモリバンクに対してバスクロツク
BCLKを供給する。

メモリ部１５を構成するメモリバンクMBjは
それぞれ第１２図に示すように、例えばダイナミ
ツクRAMで構成されたメモリエリア４５と、そ
のコントローラ４６とで構成されている。そして
システムバス１のアドレスデータライン
ADDRESSから到来するアドレスデータADはバ
スクロツクBCLKの例えば立上りによつてアドレ
スラツチ回路４７においてラツチされ、そのラツ
チ出力がアドレスマルチブレクサ４８において列
データ及び行データに分離されてメモリエリア４
５の処理すべきメモリ位置の行及び列アドレスを
指定するようになされている。

一方システムバス１の書込データライン
WDATAから到来する書込データWDが書込デー
タラツチ回路４９にラツチされ、そのラツチ出力
がメモリエリア４５に入力される。またメモリエ
リア４５から読出されたデータは読出データラツ
チ回路５０にラツチされ、そのラツチ出力が別途
メモリコントロールロジツク５２において発生さ
れる出力タイミング信号によつてシステムバス１
の読出データラインRDATAに送出される。

さらにメモリコントローラ４６は仲裁ロジツク
５１を有し、システムバス１の高位及び低位バイ
ト選択ライン及びから供給される選択
信号と、書込読出指令信号Ｒ／と、仲裁装置部
１６から供給されるバンクイネーブル信号
BENB_j等を受けてメモリバンクMBjをこれらの
信号に基づいて駆動制御する。すなわち、先ずメ
モリコントロールロジツク５２を介してメモリエ
リア４５の行及び列に対して所定のタイミングで
順次駆動信号を与えることにより、アドレスマル
チプレクサ４８によつて指定された列及び行のメ
モリ位置に格納されているデータを読出し、又は
このメモリ位置にデータを書込む。

また第２に仲裁ロジツク５１の制御の下にリフ
レツシユコントロールロジツク５３を介してリフ
レツシユアドレスカウンタ５４を駆動し、かくし
て所定時間例えば14〔μ sec〕間隔でメモリエリ
ア４５の各メモリセルを順次リフレツシユするこ
とにより、格納されたデータを保存するようにな
されている。

（実施例の作用）以上の構成において、データ処理装置は全体と
して第１３図Ａに示すバスクロツクBCLKに同期
してデータの処理動作を実行する。この実施例の
場合バスクロツクBCLKは、メモリ部１５の各メ
モリバンクMB０〜MB７が１回の書込又は読出
動作をするに必要なサイクル時間（ダイナミツク
RAMにおいては、プレチヤージ、リフレツシユ
動作のために230〔nsec〕のサイクル時間を必要と
する）より短かい時間（例えばほぼ1/3の時間）
TCK（＝76.7〔nsec〕も周期が選定されており、
このバスクロツクBCLKの例えば立上り又は立下
りを用いて各構成ユニツトを同期動作させる。

仲裁装置部１６のタイムスロツト割当部１６Ａ
は、このバスクロツクBCLKに基づいてその１周
期の区間TCKに相当するタイムスロツトを有す
るタイムスロツト信号TS０〜TS７（第６図）を
発生し、かくして各バスクロツクBCLKの順次続
く１周期区間に対して０〜７番目のメモリバンク
MB０〜MB７に対するタイムスロツトを割当て
るようになされ、かくして各タイムスロツトごと
にメモリバンクMB０〜MB７に対するデータの
書込み、又は読出しをアクセスし得るようになさ
れている。今、例えば第１３図の時点t₁におい
て、ｉ番目のプロセツサPiからｊ番目のメモリバ
ンクMBjに対してメモリ要求が出されたとする。
この時プロセツサPiから仲裁装置部１６に対して
メモリ要求があつたことを表すメモリ要求信号
PiMRQ（第１３図Ｂ）と、ｊ番目のメモリバン
クMBjのメモリ位置がアクセスされたことを表
すメモリバンク番号信号1〜3（第１
３図Ｃ）が与えられる。これらの信号はメモリア
クセスコントロール部１６Ｂ（第７図）のｉ番目
のデコード手段１６Ｂ１ｉに供給されてメモリバ
ンク指定信号_ij（第１３図Ｅ）にデコードさ
れ、ｊ番目のメモリアクセス手段１６B2jに供給
される。

メモリアクセス手段１６Ｂ２ｊ（第８図）は、
このメモリバンク指定信号_ijをラツチ回路２
５に受けてバスクロツクBCLKと同期するクロツ
クによつてラツチされる。その結果メモリバン
ク指定信号_ijが発生した後、初めてバスクロ
ツクBCLKが立上つた時点t_zにおいて、ラツチ回
路２５からラツチ出力_ij（第１３図Ｆ）を
発生する。

一方プロセツサPiからメモリ要求が出されたｊ
番目のメモリバンクMBjが、ラツチ出力_ij
が発生した時点t_zにおいてメモリサイクル動作を
していなければ、当該メモリバンクMBjから仲
裁装置部１６に対してビジー信号_jが与え
られている（第１３図Ｇ）。従つてメモリアクセ
ス手段１６B2j（第８図）のナンド回路２７には、
ラツチ出力_ijがノア回路２６において論理
レベルを反転して与えられた時、その出力端に論
理レベルが立下るリクエスト信号_j（第１３図
Ｈ）が得られ、これがタイムスロツト割当部１６
Ａ（第５図）に与えられる。

タイムスロツト割当部１６Ａは(4)式について上
述したように、メモリ要求が出されたｊ番目のメ
モリバンクMBjに割当られたタイムスロツトの
タイミングでイネーブル信号_j（第１３図Ｉ）
を発生し、これをメモリアクセス手段１６Ｂ２ｊ
のナンド回路２８に戻す。このナンド回路２８に
はリクエスト信号_jが与えられていることによ
り、その出力が次のクロツクのタイミン
グでラツチ回路２９にラツチされ、かくしてこの
タイミングt₃でラツチ出力イネーブル信号_j
（第１３図Ｊ）が出力される。

一方メモリアクセス手段１６Ｂ２ｊの優先選択
手段３１にラツチ出力_ij（第１３図Ｆ）が
与えられた時、この優先選択手段３１が優先選択
動作をする。ここでｊ番目のメモリバンクMBj
に対するメモリ要求が競合していなければ、優先
選択手段３１はラツチ出力_ijに対応する、
優先選択出力_ij（第１３図Ｋ）を出力ラツ
チ回路３０に与える。従つて出力ラツチ回路３０
はラツチ回路２９のラツチ出力_j（第１３図
Ｊ）がクロツクに基づいて発生された時これと
同時にクロツクによつてラツチ動作し、その結
果ｉ番目のプロセツサPiに対する占有許可信号
PiACK（第１３図Ｍ）を送出する。

この占有許可信号を受けたプロセツサ
Piはメモリバンク指定信号ijの出力を復帰さ
せた後（第１３図Ｅ）、システムバス１のアドレ
スデータラインADDRESSに対してアドレスデ
ータAD（第１３図Ｏ）を送出する。これと共に
プロセツサPiは、メモリ要求を出したメモリバン
クMBjに対してデータを書込む場合、書込むべ
きデータWD（第１３図Ｐ）をシステムバス１の
書込みデータラインWDATAに送出すると共に、
書込読出命令Ｒ／（第１３図Ｄ）を、書込モー
ドレベルに立下げる。

かくしてｉ番目のプロセツサPiがシステムバス
１を占有している状態が得られる。

この状態においてｊ番目のメモリバンクMBj
には、仲裁装置部１６からバスクロツクBCLKに
同期するバンクイネーブル信号_j（第１３
図Ｌ）が与えられていることにより、アドレスバ
スADDRESSのアドレスデータAD（第１３図Ｏ）
及び書込みデータWD（第１３図Ｐ）を、バスク
ロツクBCLKの最初の立上り時点t₄において、メ
モリバンクMBj（第１２図）のアドレスラツチ回
路４７及び書込みデータラツチ回路４９にラツチ
する。

このラツチ状態が得られると、メモリバンク
MBjのメモリコントロールロジツク５２がメモ
リエリア４５に対して行アドレス信号（第
１３図Ｒ）及び列アドレス信号（第１３図
Ｓ）を発生すると共に、書込読出制御信号
（第１３図Ｔ）を書込モードレベルに立下げる。
かくしてメモリバンクMBjのメモリエリア４５
のうちアドレスラツチ回路４７にラツチされたア
ドレスデータADによつて指定されたメモリ位置
に、書込データラツチ回路４９にラツチされた書
込データWDが書込まれる。

このようにしてｉ番目のプロセツサPiから出さ
れたメモリ要求（第１３図Ｂ）に基づい
てシステムバス１を用いて共有記憶装置２に対し
てデータの転送及び書込が終了することになる。

第１３図はｉ番目のプロセツサPiからｊ番目の
メモリバンクMBjに対してデータを書込むいわ
ゆる書込モードについての動作を述べたが、ｉ番
目のプロセツサPiがｊ番目のメモリバンクMBj
に格納されているデータを読出すいわゆる読出モ
ード時には仲裁装置部１６の制御の下にデータが
第１４図に示すように読出される。

第１３図に対応させて第１４図に示すように、
仲裁装置部１６は、ｉ番目のプロセツサPiからの
メモリ要求（第１４図Ｂ）が時点t₁にお
いて発生したことに基づいて、第１３図Ａ〜Ｎの
場合と同様にして、メモリアクセス手段１６Ｂ２
ｊ（第８図）においてメモリ要求に基づいてリク
エスト信号_jを得てタイムスロツト割当部１６
Ａ（第５図）においてｊ番目のメモリバンクMBj
に相当するタイムスロツトでイネーブル信号_j
（第１４図Ｉ）を発生させる。そしてこのイネー
ブル信号_jに基づいてメモリアクセス手段１６
Ｂ２ｊにおいてｉ番目のプロセツサPiに対して占
有許可信号を与えると共に（第１４図
Ｍ）、メモリバンクイネーブル信号発生部１６Ｃ
（第１１図）においてバンクイネーブル信号
BENB_j（第１４図Ｌ）を発生してこれをｊ番目
のメモリバンクMBjに与える。

この結果プロセツサPiはアドレスライン
ADDRESSに対してアドレスデータADを送出す
る（第１４図Ｏ）。この時プロセツサPiから仲裁
装置部１６に供給されているメモリバンク指定デ
ータ1〜3がメモリ要求（第
１
４図Ｂ）と共に仲裁装置部１６に与えられる。こ
れと共にシステムバス１に読出書込指令Ｒ／
（第１４図Ｄ）が送出されるので、メモリバンク
MBjのバンクイネーブル信号_jが仲裁ロジ
ツク５１に与えられることにより、メモリコント
ロールロジツク５２の書込読出制御信号を読
出信号レベルに維持する（第１４図Ｔ）と共に、
行及び列駆動信号及びをメモリエリア
４５に与える。従つてメモリエリア４５には、ア
ドレスラツチ回路４７にラツチされたアドレスデ
ータADによつて指定されたメモリ位置に格納さ
れているデータMDが読出データラツチ回路５０
にラツチされる。

この読出データラツチ回路５０にラツチされた
データMDは、別途メモリコントローラ４６にお
いて発生される読出データ出力信号（第
１４図Ｕ）によつてその立下りのタイミングでシ
ステムバス１の読出しデータラインRDATAに読
出データRD（第１４図Ｑ）として送出される。

かくしてｉ番目のプロセツサPiのデータ読出要
求に基づいてシステムバス１を占有しながらｊ番
目のメモリバンクMBjからデータを読出してい
る状態が得られる。この状態になると、仲裁装置
部１６はプロセツサPiに対してストローブ信号
PiRSTB（第１４図Ｎ）を送出して、要求したデ
ータがシステムバス１に送出されたことを知らせ
る。

この時プロセツサPiはシステムバス１に送出さ
れているデータMDをバスクロツクBCLKが立上
つた時点T₆においてストローブ信号が
立上ることにより、この立上りによつて取込む。

このようにしてプロセツサPiからメモリ要求が
出された後、バスクロツクBCLKの約４周期分の
時間が経過した時点で、メモリブロツクMBjか
ら読出したデータをプロセツサPiに取込むことが
できる。

第１３図及び第１４図の場合のように、１つの
メモリバンクMBjに対して同時にメモリ要求を
出したプロセツサが１つの場合には、競合関係が
生じていないので、プロセツサPiからメモリバン
クMBjにメモリ要求が発生するごとに、仲裁装
置部１６が当該メモリバンクMBjに割当てられ
たタイムスロツトにおいてイネーブル信号_jを
発生することにより、メモリ要求の内容に応じて
指定したアドレスのメモリ位置に対してデータの
書込み又は読出しを実行する。このようにすべて
のメモリバンクMB０〜MB７に対して競合して
いないメモリ要求が発生している場合には、基本
的に各メモリバンクに割当てられたタイムスロツ
トを用いてメモリ要求の内容に応じたデータ処理
を実行して行く。

これに対して１つのメモリバンクMBjに対し
て同時に複数のプロセツサからメモリ要求がなさ
れた競合状態において、しかもメモリバンクMB
０〜MB７に対するメモリ要求がないものが含ま
れている状態においては、仲裁装置部１６はメモ
リ要求のうち優先順位が高いものから順次処理し
て行くと同時に、メモリ要求の出ていないメモリ
バンクに割当られたタイムスロツトを用いてデー
タの処理を実行する。例えば第１５図に示すよう
に、時点t_11iにおいてｉ番目のプロセツサPiから
ｊ番目のプロセツサMBjに対してデータを書込
むべきことを内容とするメモリ要求（第
１５図Ｂ）が発生した後、このメモリ要求につい
てのデータの処理が終了しないうちに時点t_11oに
おいて、ｎ番目のプロセツサPnからｊ番目のメ
モリバンクMBjに対してデータを書込むべきこ
とを内容とするメモリ要求（第１５図
BX）が発生した場合を考える。この場合（ｊ＋
３）番目のメモリバンクMB（ｊ＋３）にはどの
プロセツサからもメモリ要求がなく、従つて当該
メモリバンクに相当するタイムスロツトが空き状
態にあるものとする。

この状態において時点t_11iで発生したメモリ要
求及び時点t_11oで発生したメモリ要求
PnMRQは、順次仲裁装置部１６に与えられ、そ
れぞれｉ番目及びｎ番目のプロセツサPi及びPn
に対応して設けられているデコード手段１６Ｂ１
ｉ及び１６Ｂ１ｎを介してｊ番目のメモリバンク
MBjに対応するメモリアクセス手段１６Ｂ２ｊ
（第８図）にメモリバンク指定信号_ij及び
PRQ_ojとして与えられる。

まず時点t_11iにおいて、ｉ番目のプロセツサPi
からｊ番目のメモリバンクMBjに対してデータ
の書込みを内容とするメモリ要求が出ると、仲裁
装置部１６は第１３図について上述したと同様に
して、タイムスロツト割当部１６Ａにおいてｊ番
目のメモリバンクMBjに割当てられたタイムス
ロツトTS_iの間にイネーブル信号_jを発生し
（第１５図Ｉ）、このイネーブル信号_jに基づい
てメモリアクセス手段１６Ｂ２ｊ（第８図）から
占有許可信号がｉ番目のプロセツサPiに
与えられる。これと共にイネーブル信号_jに基
づいてメモリバンクイネーブル信号発生部１６Ｃ
においてｊ番目のメモリバンクMBjに対するバ
ンクイネーブル信号_jをタイムスロツトTS_i
の次のバスクロツク周期において発生する（第１
５図Ｌ）。

そこでプロセツサPiはシステムバス１に対して
アドレスデータAD_i（第１５図Ｏ）及び書込デー
タWD_i（第１５図Ｐ）を送出し、メモリバンク
MBjは時点t₁₄においてこれらのデータをアドレ
スラツチ回路４７及び書込データラツチ回路４９
（第１２図）にラツチする。

かかるプロセツサPiからメモリバンクMBjへ
のデータ書込サイクルが終了しないうちに、時点
t_11oにおいてプロセツサPnからメモリバンクMBj
に対してデータを書込むべきことを内容とするメ
モリ要求（第１５図BX）が出されると、
これに対応するラツチ出力_ojがメモリアク
セス手段１６Ｂ２ｊ（第８図）のラツチ回路２５
から優先選択回路３１に供給される。ところがこ
の時点t_11oにおいては、すでにプロセツサPiから
のメモリ要求に基づいてラツチ回路２５からラツ
チ出力_ij（第１５図Ｆ）が与えられており、
優先選択手段３１はすでにこのラツチ出力
_ｉｊを優先選択してこれに対応する占有許可信号
PiACKを出力している状態にある。この状態は
たとえ時点t_11oにおいてラツチ出力_ojが優先
選択手段３１に与えられても変更し得ず、プロセ
ツサPiからのメモリ要求（第１５図Ｂ）
が消失してラツチ出力_ijが優先選択回路３
１に供給されない状態にならない限り、現在の状
態が維持される。その結果プロセツサPnからの
メモリ要求（第１５図BX）に基づくデ
ータの処理は、プロセツサPiからのメモリ要求
PiMRQについてのデータの処理が終了するまで
待たされることになる。

この関係は、優先選択手段３１（第９図及び第
１０図）について上述したように、たとえｎ番目
のプロセツサPnの優先順位がｉ番目のプロセツ
サPiの優先順位より高いとしてもそのまま適用さ
れる。このことはたとえ優先順位が低いプロセツ
サからのメモリ要求であつても、先に優先選択さ
れたものについてはそのデータの処理が終了する
までデータ処理サイクルを維持させるようにする
ことにより、確実にデータ処理を実行させるよう
にするためである。

この待受状態は、メモリバンクMBjにラツチ
されたデータADi及びWDiがメモリエリア４５に
対して行及び列指定信号（第１５図Ｒ）及
び（第１５図Ｓ）と、書込読出制御信号
（第１５図Ｔ）とによつて、時点t₁₅において書込
動作が終了するまで維持される。時点t₁₅におい
て書込みが終了すると、メモリバンクMBjはビ
ジー信号_j（第１５図Ｇ）を反転すること
により、メモリバンクMBjのメモリサイクルが
終了したことを仲裁装置部１６に知らせる。

このとき仲裁装置部１６のメモリアクセス手段
１６Ｂ２ｊ（第８図）がナンド回路２７において
ビジー信号_jの変化に応じてリクエスト信
号_j（第１５図Ｈ）の論理レベルを立下げる。
ここでラツチ回路２５には、すでに処理が終わつ
たプロセツサPiについてのラツチ出力_ij
（第１５図Ｆ）が得られていない状態にあるが、
プロセツサPnについてのラツチ出力_oj（第
１５図FX）が依然として得られているので、リ
クエスト信号_jはビジー信号_jの変化に
直ちに応動する。

かくしてリクエスト信号_jが（ｊ＋３）番目
のメモリバンクMB（ｊ＋３）に割当てられたタ
イムスロツトTS_oにおいて発生すると、タイムス
ロツト割当部１６Ａ（第５図）は当該（ｊ＋３）
番目のメモリバンクMB（ｊ＋３）に対して割当
てられているタイムスロツトが空き状態にあると
判断して、(4)式について上述したようにして、空
き状態のタイムスロツトTS_oのタイミングでｊ番
目のメモリバンクMBjについてのイネーブル信
号_jを送出する（第１５図Ｉ）。そこでメモリ
アクセス手段１６Ｂ２ｊの出力ラツチ回路３０は
優先選択手段３１から送出される優先選択出力
PRO_ojをラツチし、これに対応する優先許可信
号をｎ番目のプロセツサPnに送出する。
これと共に再度イネーブル信号_jが得られたこ
とにより、メモリバンクイネーブル信号発生部１
６Ｃ（第１１図）からバンクイネーブル信号
BENB_jがバスクロツクBCLKの次の周期で送出
される（第１５図Ｌ）。

そこでプロセツサPnはアドレスデータAD_o（第
１５図Ｏ）及び書込データWD_o（第１５図Ｐ）を
システムバス１に送出し、メモリバンクMBj（第
１２図）がこれらのデータをアドレスデータラツ
チ回路４７及び書込データラツチ回路４９にラツ
チした後、信号，，Ｅによつてメモ
リエリア４５に書込む。

かかる書込動作が終了すると、メモリバンク
MBjがビジー信号_jを反転して当該メモリ
サイクルが終了したことを仲裁装置部１６に知ら
せ、かくして原状態に戻る。

このようにして、同一のメモリバンクに対して
複数のプロセツサからのメモリ要求が順次発生す
ると、仲裁装置部１６は発生順序に従つて各プロ
セツサに対してシステムバス１及び指定されたメ
モリバンクの占有を順次許可して行くことによ
り、当該競合を仲裁する。そして複数のメモリ要
求に対するデータ処理を順次実行するにつき、メ
モリ要求されたｊ番目のメモリバンクMBjに割
当てられたタイムスロツト以外のタイムスロツト
が空き状態にあれば、この空き状態のタイムスロ
ツトを使用してデータの処理を実行し得る。

なお第１５図の場合は、複数のメモリ要求が時
間差をもつて順次発生したときの競合関係を仲裁
する場合について述べたが、時間差なく同時に複
数のメモリ要求が発生した場合には、メモリ要求
を発生した各プロセツサのうち、優先順位が高い
もの（第１０図）を優先選択手段３１において選
択して順次占有許可信号を発生して行くようにす
ることを除いて、上述の場合と同様にしてメモリ
要求の競合を仲裁する。

第１５図の場合は、競合する２つのメモリ要求
の内容が、データをメモリバンクに書込むことを
要求している場合について述べたが、メモリバン
クに格納されているデータを読出すことを内容と
する場合には、仲裁装置部１６は第１６図に示す
ように動作する。第１６図の場合、第１５図の場
合と相違する点は、メモリバンクからデータを読
出す際の読出時間が書込む場合と比較して長いこ
とであり、この点を除いて仲裁装置部１６の動作
は第１５図の場合と同様である。

すなわちこの場合には、タイムスロツトTS_iに
おいて発生するイネーブル信号_jに基づいてメ
モリバンクイネーブル信号_j（第１６図Ｌ）
によつてアドレスデータAD_i（第１６図Ｏ）をシ
ステムバス１に送出し、これをメモリバンク
MBjのアドレスラツチ回路４７にラツチさせる。
このラツチ出力は、行及び列駆動信号及び
CASと、読出モードレベルを有する書込読出制
御信号とによつて対応するメモリ位置を指定
して格納されているデータをメモリエリア４５か
ら読出データラツチ回路５０に読出し、ラツチす
る。

そのラツチ出力は、バスクロツクBCLKの次の
１周期の間に発生される読出データ出力信号
RDEN（第１６図Ｕ）によつてシステムバス１
に送出され、かくしてシステムバス１にｉ番目の
プロセツサPiからのメモリ要求に相当する読出デ
ータRD_i（第１６図Ｏ）を出力した状態が得られ
る。メモリバンクMBjはこのようにしてデータ
を出力バス１に送出すると、時点t₁₅においてビ
ジー信号_j（第１６図Ｇ）の信号レベルを
反転させることによつてメモリサイクルが終了し
たことを仲裁装置部１６に知らせ、これにより仲
裁装置部１６からプロセツサPiにストローブ信号
PiRSTB（第１６図Ｎ）が与えられる。これによ
りプロセツサPiは時点t₁₆においてストローブ信
号の立上りによつてシステムバス１に送
出されているデータRDiを取込む。

かくしてプロセツサPiからメモリ要求
を発生した時点t_11iからバスクロツクBCLKの４
周期分の時間を使つてメモリバンクMBjからプ
ロセツサPiにデータを読取ることができる。この
データの読取り時間は第１５図の場合のデータの
書込時間がほぼ２周期分であつたのと比較してか
なりの時間がかかる。しかし第１６図のように読
出動作全体に必要な時間は長くなつても、バスシ
ステム１を引続き占有する時間はバスクロツク
BCLKの１サイクル分であるので、競合のために
データの処理を待たされているプロセツサPnが
システムバス１を占有する際の妨げになるおそれ
を有効に回避し得る。

すなわち第１６図の場合も、プロセツサPiのデ
ータの処理の終了を表すビジー信号_jの変
化は、第１５図の場合と同じ時点t₁₅にし得、従
つて第１６図の場合もプロセツサPnのデータの
処理は（ｊ＋３）番目のメモリバンクMB（Ｊ＋
３）に割当てられているタイムスロツトを使つて
イネーブル信号_j（第１６図Ｉ）を発生させる
ことができる。このイネーブル信号_jは仲裁装
置部１６において発生され、このイネーブル信号
EN_jに基づいてバスクロツクBCLKの次の周期に
おいてプロセツサPnのメモリ要求に基づくアド
レスデータAD_oをシステムバス１に送出し、この
周期の終了時点t₁₈においてメモリバンクMBjの
アドレスラツチ回路４７にラツチさせる。

ところがこのようにシステムバス１にプロセツ
サPnのメモリ要求に基づくデータがシステムバ
ス１に送出されたときには、プロセツサPiのメモ
リ要求に基づいてメモリバンクMBjから読出さ
れたデータRDiは時点t₁₆においてすでにプロセツ
サPiに取込まれた状態にあるので、システムバス
１上に２つのデータが同時に送出されることを有
効に回避し得る。

かくしてシステムバス１上に送出されたアドレ
スデータAD_oによつて指定されたメモリ位置に格
納されているデータを、読出データラツチ回路５
０にラツチした後、そのラツチ出力（第
１６図Ｕ）をシステムバス１上に送出すると共
に、仲裁装置部１６において発生されるストロー
ブ信号（第１６図NX）の立上りによつ
てプロセツサPnに取込むことができる。

このようにしてメモリバンクMBj内における
読出時間が大きい場合には、メモリバンクMBj
において読出サイクルを実行している間に、これ
と同時に仲裁装置部１６側において続いて処理す
べきデータに関する信号の処理を開始するように
し得るので、これら２つのデータを順次処理する
につき、各データがシステムバス１を占有する時
間をバスクロツクBCLKの１周期分に圧縮するこ
とができることになる。

なお第１６図の場合も、時間差をもたずに同時
に２つのメモリ要求が発生した場合には、メモリ
アクセス手段１６Ｂ２ｊの優先選択手段３１にお
いて各プロセツサに割当てられた優先順位（第１
０図）に基づいて優先順位の高いものから順次シ
ステムバス１の占有を許可して行くようにデータ
の処理がなされる。

第１３図ないし第１６図において明らかなよう
に、イネーブル信号_jはｊ番目のバンクに割当
てられているタイムスロツトにおいて発生し、こ
のイネーブル信号_jが発生して次のタイムスロ
ツトにおいてバンクイネーブル信号_jが発
生する。またイネーブル信号_jが発生した後約
1.5タイムスロツトの時間が経過した時点におい
てアドレスデータラインADDRESSに対してア
ドレスデータADが送出されると同時に、書込モ
ードのときには書込データラインWDATAに対
して書込データWDが送出される。

これに対してイネーブル信号_jが発生した後
約２タイムスロツトだけ経過した時点においてメ
モリバンクMBjがデータ書込み又は読出動作を
開始する（すなわちメモリサイクルを開始する）
ので読出モードにおいては、イネーブル信号_j
が発生して後約2.5タイムスロツト時間だけ経過
した時点で読出データラインRDATAにメモリバ
ンクMBjから読出されたデータRDが送出され、
その結果イネーブル信号_jが発生した後約３タ
イムスロツトだけ経過した時点でプロセツサPiが
メモリバンクMBjに格納されていたデータを取
込むことができる。

このような動作は、メモリバンクMB０〜MB
７に対するイネーブル信号₀〜₇が発生する
ごとに繰返されるのに対して、イネーブル信号
EN₀〜₇がそれぞれメモリバンクMB０〜MB
７に割当てられたタイムスロツトにおいて順次発
生する。そこでアドレスデータライン
ADDRESS、書込データラインWDATA、読出
データラインRDATAに対してメモリバスMB０
〜MB７に対応するデータが送出されるタイミン
グは、割当てられたタイムスロツトの順序でそれ
ぞれ別個のタイミングになる。かくしてシステム
バス１は複数のメモリバンクMB０〜MB７に対
して互いに競合するタイミングでメモリ要求が発
生した場合にも、何等混乱を生じさせることなく
仲裁することによつて確実に共有記憶装置２に対
してデータを書込みまたは読出すことができる。

第１７図はこの関係を第３図について上述した
ように同時に４つのメモリ要求が出された場合の
仲裁動作として示している。この場合、第１７図
Ａに示すようにｉ番目のプロセツサPiからｊ番目
のメモリバンクMBjに対して書込要求が出され、
かつｎ番目のプロセツサPnからｋ番目のメモリ
バンクMBkに対して読出要求が出され、かつｍ
番目のプロセツサPmからｘ番目のメモリバンク
MBxに対して書込要求が出され、かつｒ番目の
プロセツサPrからｙ番目のメモリバンクMByに
対して読出要求が出されており、これらの要求が
時点t₂₀において同時に発生しているものとする。

このときt₂₁〜t₂₂，t₂₂〜t₂₃，t₂₃〜t₂₄，t₂₄〜t₂₅
に対して順次ｊ番目、ｋ番目、ｘ番目、ｙ番目の
タイムスロツトTS_j，TS_k，TS_x，TS_yが割当て
られているものとすれば、第１７図Ｂに示すよう
に、タイムスロツトTS_jにおいてｊ番目のメモリ
バンクMBjに対するイネーブル信号_jが発生
し、続くタイムスロツトTS_kにおいてｋ番目のメ
モリバンクMBkに対するイネーブル信号_kが
発生し、続くタイムスロツトTS_xにおいてｘ番目
のメモリバンクMBxに対するイネーブル信号
_ｘが発生し、続くタイムスロツトTS_yにおいてｙ
番目のメモリバンクMByに対するイネーブル信
号_yが発生する。このようにしてイネーブル信
号_j，_k，_x，_yが順次タイムスロツト
TS_j，TS_k，TS_x，TS_yにおいて１タイムスロツ
ト時間だけ時間差を保ちながら順次発生すると、
これに応じて各メモリバンクに対するバンクイネ
ーブル信号_j，_k，_x，
_y
も同様にして１タイムスロツトずつ時間がずれる
関係で発生する（第１７図Ｃ）。これと共にメモ
リバンクMBj，MBk，MBx，MByに対するア
ドレスADi，ADn，ADm，ADrが第１７図Ｄに
示すように、同様に１タイムスロツト時間ずつず
れた関係で順次アドレスデータライン
ADDRESSに送出される。

かくして複数のメモリバンクMBj，MBk，
MBx，MByのアドレス番地のうちプロセツサ
Pi，Pn，Pm，Prによつて指定されたアドレス番
地が順次混乱なく指定され、かくしてメモリバン
クMBj，MBk，MBx，MByはそれぞれ１タイ
ムスロツトずつずれた時点で書込又は読出メモリ
サイクルに入ることになる（第１７図Ｆ）。この
ようにしてメモリサイクルに入る際に、メモリバ
ンクに書込要求を出したプロセツサPi，Pmは、
アドレスデータADi，ADmがアドレスデータラ
インADDRESSに送出されたタイミングで書込
ラインWDATAに対して書込データWDi，WDm
を送出する（第１７図Ｅ）。従つてメモリバンク
MBj，MBxにおけるメモリサイクルでは書込デ
ータWDi，WDmがアドレスデータADi，ADm
に相当するアドレス番地にそれぞれ書込まれるこ
とになり、かくしてプロセツサPi，Pmのメモリ
要求に対する応動動作が終了する。

これに対してメモリバンクに読出要求を出した
プロセツサPn，Prについては、メモリバンク
MBk，MByのアドレスデータADn，ADrに相当
するアドレス番地からそれぞれ格納されているデ
ータが読出され、これが順次読出データライン
RDATAに送出される（第１７図Ｇ）。このタイ
ミングはメモリバンクMBk，MByが割当てられ
たタイムスロツトに基づいて互いに異なる時点で
メモリサイクルを開始したことによつて互いに異
なるタイミングで読出データラインRDATAに送
出され、かくして読出データラインRDATAから
読出要求を出したプロセツサPn，Prが混乱なく
メモリバスバンクMBk，MByから読出されたデ
ータを取込むことができる。

このようにしてメモリバンクMBj，MBk，
MBx，MByそれ自体のメモリサイクルがタイム
スロツトの時間より長いにもかかわらず、システ
ムバスからデータを取込むタイミング及びシステ
ムバス１に読出したデータを送出するタイミング
が１タイムスロツトのタイミングで順次実行され
るので、実効的にシステムバス１に対して１タイ
ムスロツト時間に相当するアクセス時間をもつて
いると同様の動作をする。

同様にしてプロセツサPi，Pn，Pm，Prも、シ
ステムバス１にデータを送出するタイミング及び
システムバス１からデータを取込むタイミングは
１タイムスロツト時間の間で済むので、たとえシ
ステムバス１に対してデータを送出する際に、１
タイムスロツト時間以上の時間が必要でありかつ
取込んだデータの処理に１タイムスロツト時間以
上の時間が必要なデバイスを用いたとしても、シ
ステムバス１に対しては１タイムスロツトだけ機
能することになるので、たとえプロセツサPi，
Pn，Pm，Prにおけるデータの処理時間が１タイ
ムスロツト時間より十分に長い場合にも、システ
ムバス１に対しては１タイムスロツト時間の間に
応動動作し得るデバイスとして機能することにな
る。

従つてたとえメモリバンクとしてメモリサイク
ルが長いダイナミツクメモリを適用し、かつプロ
セツサとして処理速度の遅いマイクロプロセツサ
を用いたとしても、システムバス１に対しては順
次続くタイムスロツトに応動動作するデバイスと
して機能することができるので、タイムスロツト
全体についてのメモリ及びプロセツサのスループ
ツトはメモリを構成するメモリバンクの数及びプ
ロセツサを構成するマイクロプロセツサの数に対
応する分だけ拡大することができ、かくして実用
上十分なデータ処理機能をもつデータ処理装置を
得ることができる。

かくするにつき、共有記憶装置２からシステム
バス１にデータを読出したタイミングで、同時に
他のプロセツサからシステムバス１に書込データ
を送出する区間が生じ得るが（例えば第１７図の
時点t₂₅）、読出データが読出データライン
RDATAに送出されるのに対して、書込データは
これとは異なる書込データラインDWDATAに送
出されるので、混乱は生じない。

（他の実施例） (1) 上述の実施例においては優先選択手段３１
（第９図）に対してリアルタイム処理が必要な
プロセツサに対して高い優先順位を割当てるよ
うにしたが（第１０図）これに代え又はこれと
共に、データの転送時間が遅いものに対して高
い優先順位を割当てるようにしても良い。因に
データ転送速度が遅いプロセツサにおけるデー
タ処理が遅れると、データの処理が速い他のプ
ロセツサがデータの処理を終了しているにもか
かわらず当該遅いプロセツサのデータ処理が終
了するのを全体として待つことになるが、当該
データの転送速度が遅いプロセツサに高い優先
順位を与えれば、その分他のプロセツサよりデ
ータ処理動作をする機会が多くなることによ
り、全体として各プロセツサのデータ処理時間
を揃えることができる。その結果データ処理装
置全体としてのスループツトを高めることがで
きる。

(2) 優先選択手段３１（第８図）に関連して設け
られたロツク手段３２として、データ処理量が
大きいプロセツサに対して、データ処理量が小
さいプロセツサより高い比率で優先選択をロツ
クさせるような機能をもたせることにより、各
プロセツサについてのデータ処理時間を揃えさ
せるようにしても良い。

〔発明の効果〕

以上のように本発明によれば、システムバスに
結合した複数のプロセツサに対してそれぞれ仕事
を分担させると共に、これらのプロセツサに共通
に設けられた共有記憶装置をそれぞれシステムバ
スに結合された複数のメモリバンクで構成し、各
プロセツサから出されるメモリ要求に対して同時
並列的に各メモリバンクを占有することができる
ようにしたことにより、プロセツサ及び共有記憶
装置としてそれほどデータ処理速度が速くない汎
用のデバイスを用いたとしても、全体としてのス
ループツトが十分に大きいデータ処理装置を実現
し得る。

かくするにつき、特に本発明においては、以上
のプロセツサから同一のメモリバンクに対して同
時にメモリ要求が出されたとき、そのうちの１つ
を優先選択してメモリ要求についてのデータ処理
をして行くようにしたことにより、メモリ要求の
競合を有効かつ確実に仲裁し得る。

かくしてデータ処理量が格段的に大きい画像デ
ータを処理する手段として好適なデータ処理装置
を特殊な仕様をもたない汎用のデバイスによつて
構築することができる。

【図面の簡単な説明】

第１図は本発明によるデータ処理装置の全体構
成を示すブロツク図、第２図は処理すべき一連の
データ処理ステツプを示す略線図、第３図は同時
並列処理する際のデータ処理ステツプを示す略線
図、第４図は第１図のシステムバスに関連した構
成部分を示すブロツク図、第５図は第４図のタイ
ムスロツト割当部１６Ａの詳細構成を示すブロツ
ク図、第６図はそのタイムスロツト信号を示す信
号波形図、第７図は第４図のメモリアクセスコン
トロール部１６Ｂの詳細構成を示すブロツク図、
第８図は第７図のメモリアクセス手段１６Ｂ２ｊ
のさらに詳細な構成を示すブロツク図、第９図は
第８図の優先選択手段３１の詳細構成を示すブロ
ツク図、第１０図はその優先順位の説明に供する
図表、第１１図は第４図のメモリバンクイネーブ
ル信号発生部１６Ｃの詳細構成を示すブロツク
図、第１２図は第４図のメモリバンクMBjの詳
細構成を示すブロツク図、第１３図〜第１６図は
各部の信号を示す信号波形図、第１７図は同時並
列処理する際のデータ処理手順を示す略線図であ
る。１……システムバス、２……共有記憶装置、５
……フアイル蓄積装置、６……データ伝送装置、
７……画像読取プリント装置、８……画像情報圧
縮伸長装置、９……操作表示装置、１０……主制
御装置、１６……仲裁装置部、１６Ａ……タイム
スロツト割当部、１６Ｂ……メモリアクセスコン
トロール部、１６Ｃ……メモリバンクイネーブル
信号発生部、Ｐ０〜Ｐ７……プロセツサ、MB０
〜MB７……メモリバンク。

Claims

【特許請求の範囲】１データを入力するデータ入力手段と、入力さ
れたデータ又は処理されたデータを表示する表示
手段と、上記入力されたデータ又は処理されたデ
ータを蓄積するフアイル蓄積手段と、上記各手段
とシステムバスを介して結合された共有記憶手段
とを少なくとも有し、上記データ入力手段によつ
て指定されたデータ処理を実行するデータ処理装
置において、ａそれぞれ上記システムバスに結合されたプロ
セツサを有し、上記データ処理についての仕事
を分担し、当該分担した仕事を上記プロセツサ
を用いてそれぞれ実行する複数のサブシステム
と、ｂ上記システムバスにそれぞれ結合され、かつ
上記共有記憶手段を構成する複数のメモリバン
クと、ｃ上記各サブシステムのプロセツサが上記メモ
リバンクの１つを指定して上記システムバスを
通じてデータの送受をすべきことを内容とする
メモリ要求を出したとき、上記各メモリ要求に
対して上記それぞれ指定されたメモリバンクの
占有を許すイネーブル信号を発生する仲裁装置
部とを具え、上記仲裁装置部は、上記プロセツサ及び
メモリバンク間に送受されるデータを所定データ
量の区分データに区分し、上記複数のプロセツサ
から同時に出されたメモリ要求についてのデータ
の処理を、上記システムバスのバスクロツクと同
期しながら、上記区分データごとに順次同時並列
的に実行すると共に、上記２以上のプロセツサか
ら同一のメモリバンクに対して同時にメモリ要求
が出されたとき、上記各プロセツサに対して予め
定めた優先順位に従つて、当該同時に出されたメ
モリ要求のうちの１つを優先選択し、当該優先選
択したメモリ要求についてのデータを処理するこ
とにより、競合を仲裁することを特徴とするデー
タ処理装置。２上記仲裁装置部は、優先選択した上記１つの
メモリ要求についてのデータが所定量だけ処理さ
れるまで、他のメモリ要求の選択を拒絶するロツ
ク機能をもつている特許請求の範囲第１項に記載
のデータ処理装置。