JPS61150067A - 演算装置 - Google Patents
演算装置Info
- Publication number
- JPS61150067A JPS61150067A JP27720784A JP27720784A JPS61150067A JP S61150067 A JPS61150067 A JP S61150067A JP 27720784 A JP27720784 A JP 27720784A JP 27720784 A JP27720784 A JP 27720784A JP S61150067 A JPS61150067 A JP S61150067A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- register
- input
- output
- multiplication
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、科学技術計算において重要な大規模行列の乗
算を行う演算装置に関するものである。
算を行う演算装置に関するものである。
従来の技術
近年、科学技術計算分野の有限要素法２回路解析を行う
際には１行列演算、特に大規模行列の乗算を高速に行う
ことが必要になる。
際には１行列演算、特に大規模行列の乗算を高速に行う
ことが必要になる。
以下に従来の演算装置（たとえば、モトローラ社製ＭＯ
６８０００等のマイクロプロセッサ）についてその構成
を図を参照にしながら説明する。
６８０００等のマイクロプロセッサ）についてその構成
を図を参照にしながら説明する。
第３図は、従来の演算装置の構成を示すブロック図であ
る。
る。
入力部１２は、制御部１３の入力指示により。
演算命令と演算データを入力する。１４は、入力された
演算データや、演算結果を格納するレジスタ群である。
演算データや、演算結果を格納するレジスタ群である。
１５は、２個の演算データを入力するとその加算結果を
出力する加算器である。１６は、２個の演算データを入
力すると乗算結果を出力す乗算器である。１３ば、入力
された演算命令を解沢し、その実行に必要な入力指示、
加算指示。
出力する加算器である。１６は、２個の演算データを入
力すると乗算結果を出力す乗算器である。１３ば、入力
された演算命令を解沢し、その実行に必要な入力指示、
加算指示。
乗算指示、レジスタ群と入力部、出力部１乗算器。
加算器等の転送指示などの制御指示を各部に発生する制
御部である。また１７は、前記制御部の出力指示により
、レジスタの内容を外部に出力する出力部である。
御部である。また１７は、前記制御部の出力指示により
、レジスタの内容を外部に出力する出力部である。
以上のように構成された従来の演算装置について次の動
作を説明する。
作を説明する。
今、２個のｎＸｎ行列Ａ＝（、ａｉｇ）とＢ＝Ｃｂｉｑ
）の乗算を行う場合について考察する。
）の乗算を行う場合について考察する。
第４図は、その処理の流れ図を示してものである。
乗算結果を表わすｎＸｎ行列をＣ＝（ｃｉｇ）とすれば
ｌ Ｃ１１１Ｃ２１１Ｃ３１１”−”１Ｃｎ１１ＣＩ
２ ＩＣ２２ＩＣ・・・・・ ＣＣ・・・・・・ Ｃ・
・・・・ Ｃ３２＋ ＋ ｎ２＋ １
３＋ ＋ ｎ１＋ ＋ ｎｎ
の順に演算結果が外部に出力される。一般にＣ１ｋは、
Σ ａｉｊ Ｊｋ で与えられるが、その計算過】
＝１ 程を以下に記述する。
ｌ Ｃ１１１Ｃ２１１Ｃ３１１”−”１Ｃｎ１１ＣＩ
２ ＩＣ２２ＩＣ・・・・・ ＣＣ・・・・・・ Ｃ・
・・・・ Ｃ３２＋ ＋ ｎ２＋ １
３＋ ＋ ｎ１＋ ＋ ｎｎ
の順に演算結果が外部に出力される。一般にＣ１ｋは、
Σ ａｉｊ Ｊｋ で与えられるが、その計算過】
＝１ 程を以下に記述する。
まず、途中の計算結果を格納するＢレジスター９をクリ
アした後、ａｉｌとｂｌｊを入力部を通じて乗算器に入
力しａｉＩＸｂｌｉの乗算を行い、その出力をＡレジス
ター８の内容を加゛算器に入力し。
アした後、ａｉｌとｂｌｊを入力部を通じて乗算器に入
力しａｉＩＸｂｌｉの乗算を行い、その出力をＡレジス
ター８の内容を加゛算器に入力し。
その加算結果をＡレジスター８に格納する。同様にして
ａｉ２Ｘｂ２ｊの乗算を行った後１乗算結果 ゛
をＡレジスタに格納し、Ｂレジスター９の内容にを求め
、その時点でＣレジスタ２ｏを出力すればｃｉｊ が
求められる。
ａｉ２Ｘｂ２ｊの乗算を行った後１乗算結果 ゛
をＡレジスタに格納し、Ｂレジスター９の内容にを求め
、その時点でＣレジスタ２ｏを出力すればｃｉｊ が
求められる。
発明が解決しようとする問題点
しかしながら上記のような構成では、データの入力、加
算１乗算の処理は、遂次性われ、データの入力時間をｔ
１９乗算時間をｔ２．加算時間をｔ３とすれば、ｎ２×
２ｎｘｔ ＋ｎ５×（ｔ２＋ｔ３）の演算時間が必要で
ある。大規模な行列の乗算については、非常な演算時間
を有するという問題点を有していた。
算１乗算の処理は、遂次性われ、データの入力時間をｔ
１９乗算時間をｔ２．加算時間をｔ３とすれば、ｎ２×
２ｎｘｔ ＋ｎ５×（ｔ２＋ｔ３）の演算時間が必要で
ある。大規模な行列の乗算については、非常な演算時間
を有するという問題点を有していた。
本発明は上記問題点に鑑み、大規模行列の乗算を高速に
演算する演算装置を提供するものであ″る。
演算する演算装置を提供するものであ″る。
問題点を解決するだめの手段
上記問題点を解決するために本発明の演算装置は、制御
部の入力指示により、入力部を通じて入力された被乗算
行列と乗算ベクトルとを各々格納する２個のデータメモ
リと、各々の前期データメモリから読み出された２個の
データを制御部の乗算指示により乗算し１乗算結果を出
力する乗算器と、前記乗算結果と制御部の加算指示によ
り内積レジスタの内容との加算を行い、加算結果を前記
内積レジスタに出力する加算器と、前記入力指示と前記
読出し指示、前記乗算指示と前記加算指示と、出力部に
内積レジスタの内容を外部に出力する出力指示とを行う
制御部という構成を備えたものである。
部の入力指示により、入力部を通じて入力された被乗算
行列と乗算ベクトルとを各々格納する２個のデータメモ
リと、各々の前期データメモリから読み出された２個の
データを制御部の乗算指示により乗算し１乗算結果を出
力する乗算器と、前記乗算結果と制御部の加算指示によ
り内積レジスタの内容との加算を行い、加算結果を前記
内積レジスタに出力する加算器と、前記入力指示と前記
読出し指示、前記乗算指示と前記加算指示と、出力部に
内積レジスタの内容を外部に出力する出力指示とを行う
制御部という構成を備えたものである。
作 用
本発明は上記した構成によって、データの入力回数を減
らし２乗算と加算を同時並行して行うことにより行列乗
算の演算時間を大幅に短縮することとなる。
らし２乗算と加算を同時並行して行うことにより行列乗
算の演算時間を大幅に短縮することとなる。
実施例
以下２本発明の一実施例の演算装置について。
図面を参照しながら説明する。
第１図は本発明の実施例のブロック構成図を示すもので
ある。第１図において、１は、入力部であり、制御部の
入力指示により乗算すべき行列の要素を入力し、データ
メモリ２に転送する。ここでデータメモリ部は第１の被
演算行列全体を保持するデータメモＩＪ Ａと第２の乗
算行列のどれかの１列を格納するデータメモＩＪ Ｂと
から構成される。
ある。第１図において、１は、入力部であり、制御部の
入力指示により乗算すべき行列の要素を入力し、データ
メモリ２に転送する。ここでデータメモリ部は第１の被
演算行列全体を保持するデータメモＩＪ Ａと第２の乗
算行列のどれかの１列を格納するデータメモＩＪ Ｂと
から構成される。
データメモリ２は２行列の要素を制御部の指示により遂
次乗算器に出力する。乗算器２は２個の入力データの乗
算を行い、その結果を加算器３に出力する。加算器３は
、前記乗算結果と内積レジスタ５の内容との加算結果を
内積レジスタに加算し、その加算結果を１７１３積レジ
スタ６に出力する。
次乗算器に出力する。乗算器２は２個の入力データの乗
算を行い、その結果を加算器３に出力する。加算器３は
、前記乗算結果と内積レジスタ５の内容との加算結果を
内積レジスタに加算し、その加算結果を１７１３積レジ
スタ６に出力する。
制御部４は、前記入力部に入力指示を、前記データメモ
リに読み出し指示を、前記乗算器に乗算指示を、前記加
算器に加算指示を、前記出力部に出力指示を琵して、演
算装置各部の動作を指示する。
リに読み出し指示を、前記乗算器に乗算指示を、前記加
算器に加算指示を、前記出力部に出力指示を琵して、演
算装置各部の動作を指示する。
読出シアドレスレジスタ７と８は、データメモリ八とデ
ータメモリＢの次に読出すべきデータのアドレスを保持
し、ベクトル長レジスタ６は、第１の被演算行列の行数
を保持している。また列数レジスタは第１の被演算行列
の列数を保持している。
ータメモリＢの次に読出すべきデータのアドレスを保持
し、ベクトル長レジスタ６は、第１の被演算行列の行数
を保持している。また列数レジスタは第１の被演算行列
の列数を保持している。
以上のように構成された演算装置について以下にその動
作を説明する。
作を説明する。
ｎｘｍ行列Ａ ＝ Ｃａ ｉ ｇ ］とｍｘｒ行列Ｂ＝
ＣｂｉＤの積を計算する場合について考察する。
ＣｂｉＤの積を計算する場合について考察する。
ただし１乗算結果をｎｘｒ行列Ｃ＝ （ｃ ｉ ｊ ）
で表すものとする。
で表すものとする。
第２図は１本演算装置の処理の流れ図を示すものである
。
。
まず１行列Ａのすべての要素をデータメモＩＪ Ａに２
行列Ｂの第に列を、データメモＩＪ Ｂに制御の入力指
示により入力する。また、Ａの行数ｍはベクトル長レジ
スタに保持されており、Ａの列数ｎは列数レジスタに保
持されている。
行列Ｂの第に列を、データメモＩＪ Ｂに制御の入力指
示により入力する。また、Ａの行数ｍはベクトル長レジ
スタに保持されており、Ａの列数ｎは列数レジスタに保
持されている。
ａｉｊとＪｋがデータメモリから制御部の指示によって
読み出されるが、そのアドレスは、邪制御部の読み出し
アドレスレジスタに保持されている。
読み出されるが、そのアドレスは、邪制御部の読み出し
アドレスレジスタに保持されている。
読み出されたａｉｊどｂｊｋは乗算器に送られ１乗算が
なされる。これと並行して乗算器の出力と内積レジスタ
の内容が加算され、その加算結果が内積レジスタに保持
される。
なされる。これと並行して乗算器の出力と内積レジスタ
の内容が加算され、その加算結果が内積レジスタに保持
される。
次にａｉｊ−４−１とＪ＋１ｋについて同様の操作がな
され、この操作はｊ＝１．２・・・・・２ｍについて繰
返される。この結果、Ａｉの第１行とＢの第１列の内積
すなわちｃｉｊ が求められる。これは出力部を通じ
て出力される。
され、この操作はｊ＝１．２・・・・・２ｍについて繰
返される。この結果、Ａｉの第１行とＢの第１列の内積
すなわちｃｉｊ が求められる。これは出力部を通じ
て出力される。
次にＡの第１−１−１行とＢの第１列について同様の演
算がなされ、ｃｉ＋１ｉが出力される。従って。
算がなされ、ｃｉ＋１ｉが出力される。従って。
Ａの第１列から第ｎ列まで１１＠番にＢの第１列との内
積が取られ、Ｃの第１列の要素が、 ｃｌ ｉ 、ｃ２
ｊ。
積が取られ、Ｃの第１列の要素が、 ｃｌ ｉ 、ｃ２
ｊ。
・・・・・、ｃｎｊの順に処理される。このようにして
。
。
Ｃに第１列の要素が求められた後、入力部から行列Ｂの
第ｊ−）−１列ｂｊ−１−１の入力が行われ、データメ
モリＢにはｂｊ＋１が読み込まれ、Ｃの第ｉ＋１列の演
算が行れる。
第ｊ−）−１列ｂｊ−１−１の入力が行われ、データメ
モリＢにはｂｊ＋１が読み込まれ、Ｃの第ｉ＋１列の演
算が行れる。
従って、上記の操作をすべてのＢの列ｂｊ（ｉ＝１．２
．・・・・・、ｎ）について行うことにより１行部を通
じて入力された被演算行列と乗算ベクトルとを各々格納
する２個のデータメモリ部と、各々の前記データメモリ
から読み出された２個のデータを制御部の乗算指示によ
り乗算し２乗算結果を出力する乗算器と、制御部の加算
指示により前記乗算結果と内積レジスタの内容との加算
を行い。
．・・・・・、ｎ）について行うことにより１行部を通
じて入力された被演算行列と乗算ベクトルとを各々格納
する２個のデータメモリ部と、各々の前記データメモリ
から読み出された２個のデータを制御部の乗算指示によ
り乗算し２乗算結果を出力する乗算器と、制御部の加算
指示により前記乗算結果と内積レジスタの内容との加算
を行い。
加算結果を前記内積レジスタに出力する加算器と。
前記内積レジスタの内容を制御部の出力指示により外部
に出力する出力部と、前記読出し指示と前記乗算指示と
前記加算指示と前記出力指示とを発生する制御部を備え
たように構成すれば、入力時間をｔ１１乗算−間をｔ２
．加算時間をｔ３とすれば。
に出力する出力部と、前記読出し指示と前記乗算指示と
前記加算指示と前記出力指示とを発生する制御部を備え
たように構成すれば、入力時間をｔ１１乗算−間をｔ２
．加算時間をｔ３とすれば。
ｎ ＝ ｍ ＝ ｒのとき演算時間は、 （ｎ −１−
ｎ） ｔ１＋ｍａｘ（ｎ２ｔ２． ｎ２（ｎ １ ）
ｔｓ ）となり、従来のものに比べて、大幅に節約さ
れる。
ｎ） ｔ１＋ｍａｘ（ｎ２ｔ２． ｎ２（ｎ １ ）
ｔｓ ）となり、従来のものに比べて、大幅に節約さ
れる。
この演算装置を複数個接続し、各演算装置に行列Ｂのｎ
個の列を分担して処理させ、同時並列に。
個の列を分担して処理させ、同時並列に。
演算を行えば、計算時間は更に、削減することができる
。
。
第１図は本発明の一実施例における演算装置のブロック
図、第２図はその処理の流れ図、第３図は従来の演算装
置のブロック図、第４図はその処理の流れ図である。 １・・・・・・入力部、２・・・・・・データメモリ、
３・・・・・・乗算器、２・・・・・・加算器、５・・
・・・・内積レジスタ、７・・・・・読出しアドレスレ
ジスタ１．８・・・・・・読出しアドレスレジスタ２．
９・・・・・・列数レジスタ、１０・・・・・・ベクト
ル長レジスタ、１１・・・・・・中央制御部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第３図
図、第２図はその処理の流れ図、第３図は従来の演算装
置のブロック図、第４図はその処理の流れ図である。 １・・・・・・入力部、２・・・・・・データメモリ、
３・・・・・・乗算器、２・・・・・・加算器、５・・
・・・・内積レジスタ、７・・・・・読出しアドレスレ
ジスタ１．８・・・・・・読出しアドレスレジスタ２．
９・・・・・・列数レジスタ、１０・・・・・・ベクト
ル長レジスタ、１１・・・・・・中央制御部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 第３図
Claims (2)
- （１）制御部の入力指示により、入力部を通じて入力さ
れた被乗算行列と乗算ベクトルとを各々格納する２個の
データメモリ部と、各々の前記データメモリから読み出
された２個のデータを制御部の乗算指示により乗算し、
乗算結果を出力する乗算器と、制御部の加算指示により
前記乗算結果と内積レジスタの内容との加算を行い、加
算結果を前記内積レジスタに出力する加算器と、前記内
積レジスタの内容を制御部の出力指示により外部に出力
する出力部と、前期読出し指示と前期乗算指示と前記加
算指示と前記出力指示とを発生する制御部を備えたこと
を特徴とする演算装置。 - （２）制御部において、データメモリ部の読出しアドレ
スが、読み出しアドレスレジスタに保持され、読出し指
示と乗算指示と加算指示を、ベクトル長レジスタに保持
された回数だけ連続的に行った後、出力指示を行うとい
う操作を列数レジスタに保持された回数だけ繰返すこと
を特徴とする特許請求の範囲第１項記載の演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27720784A JPS61150067A (ja) | 1984-12-25 | 1984-12-25 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27720784A JPS61150067A (ja) | 1984-12-25 | 1984-12-25 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61150067A true JPS61150067A (ja) | 1986-07-08 |
Family
ID=17580299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27720784A Pending JPS61150067A (ja) | 1984-12-25 | 1984-12-25 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150067A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018206128A (ja) * | 2017-06-06 | 2018-12-27 | 富士通株式会社 | 演算処理装置、情報処理装置及び演算処理装置の制御方法 |
| JP2020526830A (ja) * | 2017-07-07 | 2020-08-31 | 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． | 演算アクセラレータ |
-
1984
- 1984-12-25 JP JP27720784A patent/JPS61150067A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018206128A (ja) * | 2017-06-06 | 2018-12-27 | 富士通株式会社 | 演算処理装置、情報処理装置及び演算処理装置の制御方法 |
| JP2020526830A (ja) * | 2017-07-07 | 2020-08-31 | 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． | 演算アクセラレータ |
| US11321423B2 (en) | 2017-07-07 | 2022-05-03 | Huawei Technologies Co., Ltd. | Operation accelerator |
| US11720646B2 (en) | 2017-07-07 | 2023-08-08 | Huawei Technologies Co., Ltd. | Operation accelerator |
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