JPS6367625A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS6367625A JPS6367625A JP61212473A JP21247386A JPS6367625A JP S6367625 A JPS6367625 A JP S6367625A JP 61212473 A JP61212473 A JP 61212473A JP 21247386 A JP21247386 A JP 21247386A JP S6367625 A JPS6367625 A JP S6367625A
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- JP
- Japan
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- general
- byte
- purpose register
- register
- arithmetic
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は計算機のＣＰＵを構成するデータ処理装置に
関する。
関する。
−ＧにＣＰＵはアキュームレータのＡレジスタやフラグ
レジスタｆ及び複数の汎用レジスタとＡＬＵとを備え、
各種換算を実行する。このようなＡＬＵ等を総称してデ
ータ処理装置と呼んでいる。
レジスタｆ及び複数の汎用レジスタとＡＬＵとを備え、
各種換算を実行する。このようなＡＬＵ等を総称してデ
ータ処理装置と呼んでいる。
第２図は従来のデータ処理装置を示すブロック図である
。図において、１は汎用レジスタ群で、汎用レジスタ群
１は汎用レジスタＲａと汎用レジスタＲｂとを備えてい
る。Ｒｘは作業用レジスタ、Ｒｙは他方の作業用レジス
タ、２３は定数生成回路、４は演算装置ＡＬＵ、１０は
ＡＬＵ４への人力データを転送する内部バス、１１はＡ
ＬＵ４の演算結果を作業用レジスタＲｘと作業用レジス
タＲｙ及び汎用レジスタ群１に転送するための内部バス
である。
。図において、１は汎用レジスタ群で、汎用レジスタ群
１は汎用レジスタＲａと汎用レジスタＲｂとを備えてい
る。Ｒｘは作業用レジスタ、Ｒｙは他方の作業用レジス
タ、２３は定数生成回路、４は演算装置ＡＬＵ、１０は
ＡＬＵ４への人力データを転送する内部バス、１１はＡ
ＬＵ４の演算結果を作業用レジスタＲｘと作業用レジス
タＲｙ及び汎用レジスタ群１に転送するための内部バス
である。
第３図は第２図のデータ処理装置で実行される従来の演
算処理の一例を示し、第４図は第３図に示された演算を
実行する際のフローチャートである。
算処理の一例を示し、第４図は第３図に示された演算を
実行する際のフローチャートである。
次に動作について説明する。汎用レジスタＲａ。
汎用レジスタＲｂは２つのバイト、即ちバイトＯ及びバ
イト１より構成されているものとする。第３図に示すよ
うに、汎用レジスタＲａのバイｌ−１の内容Ｒａｌと汎
用レジスタＲｂのバイト１の内容Ｒｂ１との演算を行い
、その結果をＲａ１）ｋＲｂｌを汎用レジスタＲａのバ
イト１に格納するという演算について説明する（＊は演
算子）。この際汎用レジスタＲａのバイト０の内容Ｒａ
Ｏは演算には全く関与せず、もとの値を保つものとする
。
イト１より構成されているものとする。第３図に示すよ
うに、汎用レジスタＲａのバイｌ−１の内容Ｒａｌと汎
用レジスタＲｂのバイト１の内容Ｒｂ１との演算を行い
、その結果をＲａ１）ｋＲｂｌを汎用レジスタＲａのバ
イト１に格納するという演算について説明する（＊は演
算子）。この際汎用レジスタＲａのバイト０の内容Ｒａ
Ｏは演算には全く関与せず、もとの値を保つものとする
。
第４図に示すように、上記の演算を行うためには５つの
命令ステップ３１〜３５が必要となる。
命令ステップ３１〜３５が必要となる。
ステップ３１で汎用レジスタＲａのバイトｌの内容Ｒａ
ｔのみを取り出すために、定数生成回路２３で生成され
るバイト０が０”である定数Ｘ゛０ＯＦＦ’ と汎用
レジスタＲａのＲａｌとをＡＬＵ４の入力Ａ、Ｂに内部
バス１０を介してそれぞれ入力する。そしてこれらの論
理積、バイト１の内容のみが残った値をとり、その結果
を作業用レジスタＲｘに内部バス１１を介して格納する
。ステップ３２では、汎用レジスタＲｂのバイト１の内
容Ｒ’ｂｌのみを取り出すために定数生成回路２３で生
成されるバイｌ−０が“０”である定数Ｘ′０ＯＦＦ”
と汎用レジスタＲｂのＲｂｌとをＡＬＵ４の入力Ａ、
Ｂに内部バス１０を介してそれぞれ入力する。そして、
これらの論理積、バイト１の内容のみが残った値をとり
、その結果を作業レジスタＲｙに内部バス１工を介して
格納する。ステップ３３では、これら作業用レジスタＲ
ｘ。
ｔのみを取り出すために、定数生成回路２３で生成され
るバイト０が０”である定数Ｘ゛０ＯＦＦ’ と汎用
レジスタＲａのＲａｌとをＡＬＵ４の入力Ａ、Ｂに内部
バス１０を介してそれぞれ入力する。そしてこれらの論
理積、バイト１の内容のみが残った値をとり、その結果
を作業用レジスタＲｘに内部バス１１を介して格納する
。ステップ３２では、汎用レジスタＲｂのバイト１の内
容Ｒ’ｂｌのみを取り出すために定数生成回路２３で生
成されるバイｌ−０が“０”である定数Ｘ′０ＯＦＦ”
と汎用レジスタＲｂのＲｂｌとをＡＬＵ４の入力Ａ、
Ｂに内部バス１０を介してそれぞれ入力する。そして、
これらの論理積、バイト１の内容のみが残った値をとり
、その結果を作業レジスタＲｙに内部バス１工を介して
格納する。ステップ３３では、これら作業用レジスタＲ
ｘ。
Ｒｙの内容を内部バス１０を介してＡＬＵ４の人力Ａ、
Ｂにそれぞれ入力し、所望の演算を行い、その結果を内
部バス１１を介して作業用レジスタＲｘに格納する。ス
テップ３４では汎用レジスタＲａのバイト０の内容Ｒａ
Ｏのみを取り出すために、定数生成回路２３で生成され
るバイト１が０”である定数Ｘ’ ＦＦ０Ｏ’ と汎
用レジスタＲａのＲａＯとをＡＬＵ４の入力Ａ、Ｂに内
部バス１０を介してそれぞれ入力する。そして、その論
理積、バイト０の内容のみが残った値を取り、その結果
を作業用レジスタＲｙに内部バス１１を介して格納する
。
Ｂにそれぞれ入力し、所望の演算を行い、その結果を内
部バス１１を介して作業用レジスタＲｘに格納する。ス
テップ３４では汎用レジスタＲａのバイト０の内容Ｒａ
Ｏのみを取り出すために、定数生成回路２３で生成され
るバイト１が０”である定数Ｘ’ ＦＦ０Ｏ’ と汎
用レジスタＲａのＲａＯとをＡＬＵ４の入力Ａ、Ｂに内
部バス１０を介してそれぞれ入力する。そして、その論
理積、バイト０の内容のみが残った値を取り、その結果
を作業用レジスタＲｙに内部バス１１を介して格納する
。
ステップ３５では、作業用レジスタＲｘのＲａ１＊Ｒｂ
ｌとレジスタＲｙのＲａＯとの論理和を同様にＡＬＵ４
でとり、その結果を汎用レジスタＲａに内部バス１１を
介して格納する。これら５つの演算により所望の結果が
汎用レジスタＲａ内に得られたこととなる。
ｌとレジスタＲｙのＲａＯとの論理和を同様にＡＬＵ４
でとり、その結果を汎用レジスタＲａに内部バス１１を
介して格納する。これら５つの演算により所望の結果が
汎用レジスタＲａ内に得られたこととなる。
従来のデータ処理装置は以上のように構成されていたの
で、各バイト毎の演算処理を行うためには多く５つの命
令ステップが要求され、また中間結果を保持するための
レジスタＲｘ、Ｒｙ等も必要となるためハードウェア槽
も増大するなどの問題点があった。
で、各バイト毎の演算処理を行うためには多く５つの命
令ステップが要求され、また中間結果を保持するための
レジスタＲｘ、Ｒｙ等も必要となるためハードウェア槽
も増大するなどの問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、１度の演算処理で所望の結果を得ることが
できるとともに、中間結果を保持するレジスタを不要と
し、ハードウェア量を減少させることが可能なデータ処
理装置を提供することを目的とする。
れたもので、１度の演算処理で所望の結果を得ることが
できるとともに、中間結果を保持するレジスタを不要と
し、ハードウェア量を減少させることが可能なデータ処
理装置を提供することを目的とする。
この発明は、上位バイトと下位バイトとから成る複数の
汎用レジスタＲａ、Ｒｂと、これら汎用レジスタＲａ、
Ｒｂの下位バイト同士が入力されて演算を行う演算回路
５と、上位バイト同士が入力されて演算を行う別の演算
回路６と、これら演算回路５，６に所定の演算処理命令
を指定する制御信号ＦＯ，Ｆｌをそれぞれ独立に与える
制御回路７とを備えた。
汎用レジスタＲａ、Ｒｂと、これら汎用レジスタＲａ、
Ｒｂの下位バイト同士が入力されて演算を行う演算回路
５と、上位バイト同士が入力されて演算を行う別の演算
回路６と、これら演算回路５，６に所定の演算処理命令
を指定する制御信号ＦＯ，Ｆｌをそれぞれ独立に与える
制御回路７とを備えた。
汎用レジスタＲａとＲｂの下位バイトの値ＲａＯとＲｂ
Ｏとを演算回路のＡＬＵａ ５に、汎用レジスタＲａと
Ｒｂの上位バイトの値ＲａｌとＲｂ１とを演算回路のＡ
ＬＵｂ ６にそれぞれ入力する。
Ｏとを演算回路のＡＬＵａ ５に、汎用レジスタＲａと
Ｒｂの上位バイトの値ＲａｌとＲｂ１とを演算回路のＡ
ＬＵｂ ６にそれぞれ入力する。
制御回路７から独立の演算制御信号ＦＯ，Ｆｌをこれら
ＡＬＵａ、ＡＬＵｂに与え、各々のバイト毎に並列的に
演算させてその結果を汎用レジスタＲａに下位バイト上
位バイト毎に格納する。
ＡＬＵａ、ＡＬＵｂに与え、各々のバイト毎に並列的に
演算させてその結果を汎用レジスタＲａに下位バイト上
位バイト毎に格納する。
このようにして、命令の処理速度を上げ、余分な処理動
作をなくしてハードウェア量を減少させることができる
。
作をなくしてハードウェア量を減少させることができる
。
以下、この発明の一実施例を図について説明する。第１
図はこの発明に係るデータ処理装置を示すブロック図で
ある。図において１は汎用レジスタ群、Ｒａは汎用レジ
スタ、Ｒｂは汎用レジスタ、４は演算装置のＡＬＵ、５
．６はＡＬＵ４の構成要素であり、それぞれパイ）Ｏの
演算を行うＡＬＵａ及びバイト１の演算を行うＡＬＵｂ
である。
図はこの発明に係るデータ処理装置を示すブロック図で
ある。図において１は汎用レジスタ群、Ｒａは汎用レジ
スタ、Ｒｂは汎用レジスタ、４は演算装置のＡＬＵ、５
．６はＡＬＵ４の構成要素であり、それぞれパイ）Ｏの
演算を行うＡＬＵａ及びバイト１の演算を行うＡＬＵｂ
である。
７はＡＬＵ４の制御回路であり、ＡＬＵａ ５へ制御信
号ＦＯを、ＡＬＵｂ６へ制御信号Ｆ１をそれぞれ与えて
いる。汎用レジスタＲａと汎用レジスタＲｂはそれぞれ
２バイトから構成され、上位バイト１と下位バイト０と
からそれぞれ構成されている。各汎用レジスタＲａ、Ｒ
ｂの下位バイトＯの各値はＡＬＵａ ５の入力Ａ、Ｂに
、上位バイト１の各値はＡＬＵｂ６の入力Ａ、Ｂにそれ
ぞれ与えられている。
号ＦＯを、ＡＬＵｂ６へ制御信号Ｆ１をそれぞれ与えて
いる。汎用レジスタＲａと汎用レジスタＲｂはそれぞれ
２バイトから構成され、上位バイト１と下位バイト０と
からそれぞれ構成されている。各汎用レジスタＲａ、Ｒ
ｂの下位バイトＯの各値はＡＬＵａ ５の入力Ａ、Ｂに
、上位バイト１の各値はＡＬＵｂ６の入力Ａ、Ｂにそれ
ぞれ与えられている。
１０はＡＬＵ４への入力データを転送する内部バス、１
１はＡＬＵ４での演算結果を汎用レジスタ群１に格納す
るための内部バスである。また、制御信号ＦＯはＡＬＵ
ａ ５に対し、制御信号Ｆ１はＡＬＵｂ ６に対しそれ
ぞれ独立して所定の動作を指定するものである。
１はＡＬＵ４での演算結果を汎用レジスタ群１に格納す
るための内部バスである。また、制御信号ＦＯはＡＬＵ
ａ ５に対し、制御信号Ｆ１はＡＬＵｂ ６に対しそれ
ぞれ独立して所定の動作を指定するものである。
次に動作について説明する。第３図に示すような演算、
即ち汎用レジスタＲａのバイト１と汎用レジスタＲｂの
バイトｌの内容ＲａｌとＲｂｌとの演算を行い、結果を
汎用レジスタＲａのバイト１に格納する場合について述
べる。この際汎用レジスタＲａのバイトＯの内容ＲａＯ
はこの演算に全く影響されず、もとの値を保つものとす
る。
即ち汎用レジスタＲａのバイト１と汎用レジスタＲｂの
バイトｌの内容ＲａｌとＲｂｌとの演算を行い、結果を
汎用レジスタＲａのバイト１に格納する場合について述
べる。この際汎用レジスタＲａのバイトＯの内容ＲａＯ
はこの演算に全く影響されず、もとの値を保つものとす
る。
汎用レジスタＲａのバイトＯの内容ＲａＯがＡＬＵａ
５の入力Ａに汎用レジスタＲｂのバイトＯの内容ＲｂＯ
がＡＬＵａ ５の入力Ｂに内部バス１０を介してそれぞ
れ読み出される。さらに、これとは全く独立して汎用レ
ジスタＲａのバイト１の内容ＲａｌがＡＬＵｂ ６の入
力Ａに、汎用レジスタＲｂのバイト１の内容ＲｂｌがＡ
ＬＵｂ ６の入力Ｂに内部バス１０を介してそれぞれ読
み出される。ここで制御回路７によってＡＬＵａ ５へ
の制御信号ＦＯ及びＡＬＵｂ５への制御信号Ｆ１が生成
される。制御回路７に入力されている命令コード、即ち
バイト１の内容のみ演算を行うという命令コードにより
、ＡＬＵａ ５への制御信号Ｆ０は入力Ａへのデータを
そのまま出力するという信号がＡＬＵｂ ６への制御信
号Ｆ１は入力Ａ及び入力ＢへのデータＲａｌ、Ｒｂｌに
対して所望の演算を行うという信号が出力される。従っ
て内部バスｌｌ上のバイト０部には汎用レジスタＲａの
バイトＯのデータＲａＱがそのまま出力され、バイト１
部には汎用レジスタＲａのバイト１の内容Ｒａ１と汎用
レジスタＲｂのバイト１の内容Ｒｂｌに所望の演算を施
した結果Ｒａ １ ＊Ｒｂ １が出力される。このデー
タが内部バス１１により汎用レジスタ群１中の汎用レジ
スタＲａに格納され、演算が終了したこととなる。この
ようにハードウェアが簡単になり、演算ステップが短（
なるに従って処理速度が早くなる。
５の入力Ａに汎用レジスタＲｂのバイトＯの内容ＲｂＯ
がＡＬＵａ ５の入力Ｂに内部バス１０を介してそれぞ
れ読み出される。さらに、これとは全く独立して汎用レ
ジスタＲａのバイト１の内容ＲａｌがＡＬＵｂ ６の入
力Ａに、汎用レジスタＲｂのバイト１の内容ＲｂｌがＡ
ＬＵｂ ６の入力Ｂに内部バス１０を介してそれぞれ読
み出される。ここで制御回路７によってＡＬＵａ ５へ
の制御信号ＦＯ及びＡＬＵｂ５への制御信号Ｆ１が生成
される。制御回路７に入力されている命令コード、即ち
バイト１の内容のみ演算を行うという命令コードにより
、ＡＬＵａ ５への制御信号Ｆ０は入力Ａへのデータを
そのまま出力するという信号がＡＬＵｂ ６への制御信
号Ｆ１は入力Ａ及び入力ＢへのデータＲａｌ、Ｒｂｌに
対して所望の演算を行うという信号が出力される。従っ
て内部バスｌｌ上のバイト０部には汎用レジスタＲａの
バイトＯのデータＲａＱがそのまま出力され、バイト１
部には汎用レジスタＲａのバイト１の内容Ｒａ１と汎用
レジスタＲｂのバイト１の内容Ｒｂｌに所望の演算を施
した結果Ｒａ １ ＊Ｒｂ １が出力される。このデー
タが内部バス１１により汎用レジスタ群１中の汎用レジ
スタＲａに格納され、演算が終了したこととなる。この
ようにハードウェアが簡単になり、演算ステップが短（
なるに従って処理速度が早くなる。
なお、上記実施例ではバイト１のみの演算について記し
たが、制御信号ＦＯ，Ｆｌを切り換えて、同様の方法に
よりバイトＯのみの演算も可能である。また、同一の制
御信号ＦＯのみ又はＦｌのみを与えてバイト０．バイト
１ともに同一の演算をさせることや、他の制′４Ｉｎ信
号を与えて全く異なった演算をさせることも可能である
。
たが、制御信号ＦＯ，Ｆｌを切り換えて、同様の方法に
よりバイトＯのみの演算も可能である。また、同一の制
御信号ＦＯのみ又はＦｌのみを与えてバイト０．バイト
１ともに同一の演算をさせることや、他の制′４Ｉｎ信
号を与えて全く異なった演算をさせることも可能である
。
さらに、上記実施例ではデータがバイトＯ，バイトｌの
２バイトから構成されている場合について記したが、３
バイト以上から構成されるデータについては、制御回路
７の制御信号の出力数を増加変更すること及び各々のバ
イトに対応した演算回路ＡＬＵを持たせることにより同
様に、対応するバイトごと、あるいは対応する複数のバ
イトごとに異なった演算をさせることが可能である。
２バイトから構成されている場合について記したが、３
バイト以上から構成されるデータについては、制御回路
７の制御信号の出力数を増加変更すること及び各々のバ
イトに対応した演算回路ＡＬＵを持たせることにより同
様に、対応するバイトごと、あるいは対応する複数のバ
イトごとに異なった演算をさせることが可能である。
以上説明したきたように、この発明によれば、上位バイ
トと下位バイトとからなる複数の汎用レジスタと、これ
ら汎用レジスタの下位バイト同士が入力されて演算を行
う演算回路と、上記バイト同士が入力されて演算を行う
別の演算回路と、これら演算回路に所定の演算処理命令
を指定する制御信号をそれぞれ独立に与える制御回路と
を備えたのでデータを構成する各バイト毎で異なる演算
を並列に実行可能となり、従来のような演算に必要とさ
れる命令のステップ数及び作業用レジスタ等のハードウ
ェア量を減少させることができ、従って、データ処理装
置全体のスルーブツトをも向上させることができる。
トと下位バイトとからなる複数の汎用レジスタと、これ
ら汎用レジスタの下位バイト同士が入力されて演算を行
う演算回路と、上記バイト同士が入力されて演算を行う
別の演算回路と、これら演算回路に所定の演算処理命令
を指定する制御信号をそれぞれ独立に与える制御回路と
を備えたのでデータを構成する各バイト毎で異なる演算
を並列に実行可能となり、従来のような演算に必要とさ
れる命令のステップ数及び作業用レジスタ等のハードウ
ェア量を減少させることができ、従って、データ処理装
置全体のスルーブツトをも向上させることができる。
また・各バイト毎の演算を指定するための制御回路はＰ
ＬＡを使用して容易に作成でき、その内部論理を変更す
ることでデータを構成するバイト数が増えた場合にも柔
軟に対応できるという効果がある。
ＬＡを使用して容易に作成でき、その内部論理を変更す
ることでデータを構成するバイト数が増えた場合にも柔
軟に対応できるという効果がある。
第１図は、この発明に係るデータ゛処理装置の一実施例
を示すブロック図、第２図は従来のデータ処理装置のブ
ロック図である。第３図はデータ処理装置において実行
される演算の一例であり、第４図は第３図に示された演
算を実行する際の従来のフローチャートである。 １・・・汎用レジスタ群、Ｒａ・・・汎用レジスタ、Ｒ
ｂ・・・汎用レジスタ、４・・・演算装置ＡＬＵ、５，
６・・・ＡＬＵ、７・・・制御■回路、ＦＯ，Ｆｌ・・
・制御信号。 代理人 大 岩 増 雄（ほか２名）手続補正
書輸発） 昭和 年 月 日 １、事件の表示 特願昭 ６１−２１２４７３号
這２、発明の名称 データ処理装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号三
菱電機株式会社内 ５、 補正の対象 発明の詳細な説明の欄。 ６、補正の内容 （１）明細書第３頁第１行目７（５土弟２行目「その結
果をＲａｌ＊Ｒｂｌを」とあるのを「その結果Ｒａｌ＊
Ｒｂｌを」と補正する。 （２）同書第３頁第１２行目「汎用レジスタＲａのＲ，
Ｌｌとを」とあるのを「汎用レジスタＲａとを」と補正
する。 （３）同書第３頁第１４行目乃至第１６行目「これらの
論理積、バイト１の内容のみが残った値をとり、その結
果を作業用レジスタＲｘに」とあるのを「これらの論理
積をとり、汎用レジスタＲａのバイト１の内容のみが残
った値を作業用レジスタＲｘに」と補正する。 （４）同書第３頁第２０行目「汎用レジスタＲｂのＲｂ
ｌとを」とあるのを「汎用レジスタＲｂとを」と補正す
る。 （５）同書第４頁第２行目乃至第４行目［これらの論理
積、ハイド１の内８のみが残った値をとり、その結果を
作業用レジスタＲｙに」とあるのを「これらの論理積を
とり、汎用レジスタＲｂのバイトｌの内容のみが残った
値を作業用レジスタＲｙに」と補正する。 （６）゛同書第４頁第１２行目７５±第１３行目「汎用
レジスタＲａのＲａＯとを」とあるのを［汎用レバイ）
０の内容のみが残った値をシリ、その結果を作業用レジ
スタＲｙに」とあるのを「その論理積をとり、汎用レジ
スタＲａのバイトＯのみが残った値を作業用レジスタＲ
ｙに」と補正する。 （８）同書第５頁第７行目「多く５つの」とあるのを「
５つという多くの」と補正する。 （９）同書第９頁第１行目７り５第２行目「信号がＡＬ
Ｕｂ ６への」とあるのを［信号が、ＡＬＵｂ６への」
と補正する。 ００同書第１０頁第１１行目「以上説明したきたように
」とあるのを「以上説明してきたように］と補正する。 ０１同書第１０頁第１午行目「上記バイト」とあるのを
「ヒ位バイト」と補正する。 以上
を示すブロック図、第２図は従来のデータ処理装置のブ
ロック図である。第３図はデータ処理装置において実行
される演算の一例であり、第４図は第３図に示された演
算を実行する際の従来のフローチャートである。 １・・・汎用レジスタ群、Ｒａ・・・汎用レジスタ、Ｒ
ｂ・・・汎用レジスタ、４・・・演算装置ＡＬＵ、５，
６・・・ＡＬＵ、７・・・制御■回路、ＦＯ，Ｆｌ・・
・制御信号。 代理人 大 岩 増 雄（ほか２名）手続補正
書輸発） 昭和 年 月 日 １、事件の表示 特願昭 ６１−２１２４７３号
這２、発明の名称 データ処理装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号三
菱電機株式会社内 ５、 補正の対象 発明の詳細な説明の欄。 ６、補正の内容 （１）明細書第３頁第１行目７（５土弟２行目「その結
果をＲａｌ＊Ｒｂｌを」とあるのを「その結果Ｒａｌ＊
Ｒｂｌを」と補正する。 （２）同書第３頁第１２行目「汎用レジスタＲａのＲ，
Ｌｌとを」とあるのを「汎用レジスタＲａとを」と補正
する。 （３）同書第３頁第１４行目乃至第１６行目「これらの
論理積、バイト１の内容のみが残った値をとり、その結
果を作業用レジスタＲｘに」とあるのを「これらの論理
積をとり、汎用レジスタＲａのバイト１の内容のみが残
った値を作業用レジスタＲｘに」と補正する。 （４）同書第３頁第２０行目「汎用レジスタＲｂのＲｂ
ｌとを」とあるのを「汎用レジスタＲｂとを」と補正す
る。 （５）同書第４頁第２行目乃至第４行目［これらの論理
積、ハイド１の内８のみが残った値をとり、その結果を
作業用レジスタＲｙに」とあるのを「これらの論理積を
とり、汎用レジスタＲｂのバイトｌの内容のみが残った
値を作業用レジスタＲｙに」と補正する。 （６）゛同書第４頁第１２行目７５±第１３行目「汎用
レジスタＲａのＲａＯとを」とあるのを［汎用レバイ）
０の内容のみが残った値をシリ、その結果を作業用レジ
スタＲｙに」とあるのを「その論理積をとり、汎用レジ
スタＲａのバイトＯのみが残った値を作業用レジスタＲ
ｙに」と補正する。 （８）同書第５頁第７行目「多く５つの」とあるのを「
５つという多くの」と補正する。 （９）同書第９頁第１行目７り５第２行目「信号がＡＬ
Ｕｂ ６への」とあるのを［信号が、ＡＬＵｂ６への」
と補正する。 ００同書第１０頁第１１行目「以上説明したきたように
」とあるのを「以上説明してきたように］と補正する。 ０１同書第１０頁第１午行目「上記バイト」とあるのを
「ヒ位バイト」と補正する。 以上
Claims (1)
- 上位バイトと下位バイトとからなる複数の汎用レジスタ
と、これら汎用レジスタの下位バイト同士が入力されて
演算を行う演算回路と、上位バイト同士が入力されて演
算を行う別の演算回路と、これら演算回路に所定の演算
処理命令を指定する制御信号をそれぞれ独立に与える制
御回路とを備えたデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61212473A JPS6367625A (ja) | 1986-09-09 | 1986-09-09 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61212473A JPS6367625A (ja) | 1986-09-09 | 1986-09-09 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6367625A true JPS6367625A (ja) | 1988-03-26 |
Family
ID=16623226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61212473A Pending JPS6367625A (ja) | 1986-09-09 | 1986-09-09 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6367625A (ja) |
-
1986
- 1986-09-09 JP JP61212473A patent/JPS6367625A/ja active Pending
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