JPS61144015A - 基板のない半導体装置及びその製造方法 - Google Patents
基板のない半導体装置及びその製造方法Info
- Publication number
- JPS61144015A JPS61144015A JP59266759A JP26675984A JPS61144015A JP S61144015 A JPS61144015 A JP S61144015A JP 59266759 A JP59266759 A JP 59266759A JP 26675984 A JP26675984 A JP 26675984A JP S61144015 A JPS61144015 A JP S61144015A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- substrate
- epitaxial layer
- lattice constant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02387—Group 13/15 materials
- H01L21/02395—Arsenides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02455—Group 13/15 materials
- H01L21/02461—Phosphides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02455—Group 13/15 materials
- H01L21/02463—Arsenides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02496—Layer structure
- H01L21/02502—Layer structure consisting of two layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02538—Group 13/15 materials
- H01L21/02543—Phosphides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/02—Structural details or components not essential to laser action
- H01S5/0206—Substrates, e.g. growth, shape, material, removal or bonding
- H01S5/0217—Removal of the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Semiconductor Lasers (AREA)
- Led Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板とは異なる格子定数を有する半導
体を用いた半導体装置およびその半導体装置の製造方法
に関するものである。
体を用いた半導体装置およびその半導体装置の製造方法
に関するものである。
半導体基板上にエピタキシャル成長された半導体層を有
する半導体装置は、半導体レーザ、ＦＥＴ 。
する半導体装置は、半導体レーザ、ＦＥＴ 。
等に数多く用いられる。この目的に用いられる代表的半
導体基板には、ＧａＡｓやＩｎＰがある。このような半
導体基板上に形成されるエピタキシャル層は、格子定数
が半導体基板と等しくなければならない。もし、格子定
数がエピタキシャル層と半導体基板とで等しくないと、
エピタキシャル層に強い応力がかかり、長時間使用する
と転位が発生し、特性が劣化する原因となる。このよう
に半導体基板と格子定数が等しいエピタキシャル層が、
所望の禁制帯幅を有する為には、一義的に混晶ｍ成が決
まることが、ヘテロストラフチャー・レーデ下巻（Ｈｅ
ｔｅｒｏｓｔｒｕｃｔｕｒｅ Ｌａ５ｅｒｓ ｖｏｔ２
）アカデミツクプレス（Ａｃａｄ＠ｍ１ｅ Ｐｙ＊ｓａ
）社出版、二、−：ｉ−り（Ｎｅｖ Ｙｏｒｋ）、１９
７８年、Ｐｉ −Ｐ６に記載されている。
導体基板には、ＧａＡｓやＩｎＰがある。このような半
導体基板上に形成されるエピタキシャル層は、格子定数
が半導体基板と等しくなければならない。もし、格子定
数がエピタキシャル層と半導体基板とで等しくないと、
エピタキシャル層に強い応力がかかり、長時間使用する
と転位が発生し、特性が劣化する原因となる。このよう
に半導体基板と格子定数が等しいエピタキシャル層が、
所望の禁制帯幅を有する為には、一義的に混晶ｍ成が決
まることが、ヘテロストラフチャー・レーデ下巻（Ｈｅ
ｔｅｒｏｓｔｒｕｃｔｕｒｅ Ｌａ５ｅｒｓ ｖｏｔ２
）アカデミツクプレス（Ａｃａｄ＠ｍ１ｅ Ｐｙ＊ｓａ
）社出版、二、−：ｉ−り（Ｎｅｖ Ｙｏｒｋ）、１９
７８年、Ｐｉ −Ｐ６に記載されている。
ところが、このように決まる混晶組成が、半導体装置に
は不適切な場合がある。例えばＧａＡｓ 基板に０．
６５μｍの波長で発光するＩｎ、−、ＧａｙＡｓｘＰｌ
−。
は不適切な場合がある。例えばＧａＡｓ 基板に０．
６５μｍの波長で発光するＩｎ、−、ＧａｙＡｓｘＰｌ
−。
エピタキシャル層を格子整合が取れるように混晶組成を
選ぶと、Ｘはほぼ零となり、ｙは０，５２となる・この
混晶を活性層とすると、この混晶より禁制帯幅の広いＩ
ｎ 、−アＧａ ｙ Ｐクラッド層がなく、電子を閉
じ込めておくことが出来ず、良好な効率の発光半導体装
置として用いることが出来ない。また、ＩｎＰ基板に１
．１ ｆｉｍで発光するＩｎ１−、ＧａｙＡｓｘＰｌ−
Ｘエピタキシャル層を格子１合が取れるよりに混晶組成
を選ぶとｘ ＨＯ，３となり、ｙは０．１２となる。こ
の混晶はＩｎＰ基板と導電帯下端位置の差が約６０ｒｎ
ｅＶと小さく、電子を閉じ込めておくことが出来ず、良
好な効率の発光が得られない。
選ぶと、Ｘはほぼ零となり、ｙは０，５２となる・この
混晶を活性層とすると、この混晶より禁制帯幅の広いＩ
ｎ 、−アＧａ ｙ Ｐクラッド層がなく、電子を閉
じ込めておくことが出来ず、良好な効率の発光半導体装
置として用いることが出来ない。また、ＩｎＰ基板に１
．１ ｆｉｍで発光するＩｎ１−、ＧａｙＡｓｘＰｌ−
Ｘエピタキシャル層を格子１合が取れるよりに混晶組成
を選ぶとｘ ＨＯ，３となり、ｙは０．１２となる。こ
の混晶はＩｎＰ基板と導電帯下端位置の差が約６０ｒｎ
ｅＶと小さく、電子を閉じ込めておくことが出来ず、良
好な効率の発光が得られない。
そこで、本発明の目的は、基板の格子定数とは異なる格
子定数のエピタキシャル層で形成され、かつエピタキシ
ャル層には応力がかからない半導体装置を提供すること
並びに上記半導体装置の製造方法を提供することにある
。
子定数のエピタキシャル層で形成され、かつエピタキシ
ャル層には応力がかからない半導体装置を提供すること
並びに上記半導体装置の製造方法を提供することにある
。
本発明の第一の発明は、エピタキシャル成長に用いられ
た半導体基板を欠き、該基板上に積層されたエピタキシ
ャル層による半導体層のみで半導体装置の半導体部分が
形成されている半導体装置において、前記エピタキシャ
ル層の格子定数が、前記半導体基板の格子定数とは異な
る部分を有することを特徴とする半導体装置である。ま
た本発明の第二の発明は、半導体基板上に、半導体層を
エピタキシャル成長する第一の工程と、前記半導体基板
を除去する第二の工程とを行う半導体装置の製造方法に
おいて、半導体基板上に半導体層をエピタキシャル成長
する第一の工程が、二徨のエピタキシャル層を形成する
工程よりなり、第一のエピタキシャル層は半導体基板と
兼している部分で半導体基板と格子定数が等しく、第二
のエピタキシャル層と接する部分で第二のエピタキシャ
ル層の格子定数と等しく、層と垂直方向に格子定数が変
化するように形成され、第二のエピタキシャル層は一定
の格子定数を有し、次に前記第二の工程にて前記多層構
造を有するエピタキシャル層から半導体基板と第一のエ
ピタキシャル層とを除去することを特徴とする基板の無
い半導体装置の製造方法である。
た半導体基板を欠き、該基板上に積層されたエピタキシ
ャル層による半導体層のみで半導体装置の半導体部分が
形成されている半導体装置において、前記エピタキシャ
ル層の格子定数が、前記半導体基板の格子定数とは異な
る部分を有することを特徴とする半導体装置である。ま
た本発明の第二の発明は、半導体基板上に、半導体層を
エピタキシャル成長する第一の工程と、前記半導体基板
を除去する第二の工程とを行う半導体装置の製造方法に
おいて、半導体基板上に半導体層をエピタキシャル成長
する第一の工程が、二徨のエピタキシャル層を形成する
工程よりなり、第一のエピタキシャル層は半導体基板と
兼している部分で半導体基板と格子定数が等しく、第二
のエピタキシャル層と接する部分で第二のエピタキシャ
ル層の格子定数と等しく、層と垂直方向に格子定数が変
化するように形成され、第二のエピタキシャル層は一定
の格子定数を有し、次に前記第二の工程にて前記多層構
造を有するエピタキシャル層から半導体基板と第一のエ
ピタキシャル層とを除去することを特徴とする基板の無
い半導体装置の製造方法である。
次に図面を用いて本発明の詳細な説明する。
第１図は本発明の第一の発明の第一の実施例を説明する
図である。本実施例は、ＧａＡｓ基板１０に形成された
、”ｃｔ３５Ｇａ（Ｌ６５Ｐｎクラッ ド層１１、！”
（Ｌ２ ” （Ｌａ Ａ’ １１３５ ＰＣＬ６５活性
層１２、”０４５Ｇ＆ｃＬ６５ ＰＰり２ラド層１３の
ヨからなるエピタキシャル層ヲ、基板１４から切り離し
、半導体装置をエピタキシャル層だけで形成したもので
ある。実施例は半導体レーザである。本発明におけるエ
ピタキシャル層の格子定数は、５゜６０Ｘであり、その
値はＧａＡｓ基板１４のそれとは約１ｔｓ異なる。この
ような、格子定数を有する半導体混晶組成は’ ”ｌ”
１１８Ａ’（Ｌ３ＳＰＩＡ５’Ｉｎ１３５”１６５Ｐと
なり、との混晶組成は直接遷移型であるため、０．６５
μｍでレーデ発振が可能であった。しかも、この半導体
レーデでは、活性層とクラッド層の間で格子整合してい
るために、転位による劣化もなく良好な信頼性を示した
。
図である。本実施例は、ＧａＡｓ基板１０に形成された
、”ｃｔ３５Ｇａ（Ｌ６５Ｐｎクラッ ド層１１、！”
（Ｌ２ ” （Ｌａ Ａ’ １１３５ ＰＣＬ６５活性
層１２、”０４５Ｇ＆ｃＬ６５ ＰＰり２ラド層１３の
ヨからなるエピタキシャル層ヲ、基板１４から切り離し
、半導体装置をエピタキシャル層だけで形成したもので
ある。実施例は半導体レーザである。本発明におけるエ
ピタキシャル層の格子定数は、５゜６０Ｘであり、その
値はＧａＡｓ基板１４のそれとは約１ｔｓ異なる。この
ような、格子定数を有する半導体混晶組成は’ ”ｌ”
１１８Ａ’（Ｌ３ＳＰＩＡ５’Ｉｎ１３５”１６５Ｐと
なり、との混晶組成は直接遷移型であるため、０．６５
μｍでレーデ発振が可能であった。しかも、この半導体
レーデでは、活性層とクラッド層の間で格子整合してい
るために、転位による劣化もなく良好な信頼性を示した
。
次に第２図によって本発明の第二の実施例を説明する。
本実施例はＩｎＰ基板２４上に順に形成された、Ｉ ｎ
Ｃ，？Ｇ＆ ［ＬＩ Ｐ ｔｌクラッド層” ’ ”１
１７”１３”ＣＬ４７’（１５３活性層２２、Ｉｎｎ、
ＧＫ（１１Ｐ ｐクラッド層２３の三層からなるエピタ
キシャル層を基板２４から切り離して得られたエピタキ
シャル層のみＫよろ半導体レーザである。本実施例にお
けるエピタキシャル層の格子定数は５．８２Ｘであり、
その値はＩｎＰ基板２４のそれとは約１％異なる。この
ような格子定数を有する半導体混晶組成は、”１１７”
０．５”ＣＬ４７Ｐ［１５５１１ｎｎｐ（１；ａｎＩＰ
となり、との混晶はＩｎＰ基板と導ｉｍ下端位値の差が
電子を活性層に閉じ込めておくのに約２００ ｍｅＶと
十分大きく、良好な効率でレーデ発振が得られた。しか
もこの半導体レーデでは、活性層とクラッド層との間で
格子整合しているために、転位による劣化もなく良好な
信頼性も示した。
Ｃ，？Ｇ＆ ［ＬＩ Ｐ ｔｌクラッド層” ’ ”１
１７”１３”ＣＬ４７’（１５３活性層２２、Ｉｎｎ、
ＧＫ（１１Ｐ ｐクラッド層２３の三層からなるエピタ
キシャル層を基板２４から切り離して得られたエピタキ
シャル層のみＫよろ半導体レーザである。本実施例にお
けるエピタキシャル層の格子定数は５．８２Ｘであり、
その値はＩｎＰ基板２４のそれとは約１％異なる。この
ような格子定数を有する半導体混晶組成は、”１１７”
０．５”ＣＬ４７Ｐ［１５５１１ｎｎｐ（１；ａｎＩＰ
となり、との混晶はＩｎＰ基板と導ｉｍ下端位値の差が
電子を活性層に閉じ込めておくのに約２００ ｍｅＶと
十分大きく、良好な効率でレーデ発振が得られた。しか
もこの半導体レーデでは、活性層とクラッド層との間で
格子整合しているために、転位による劣化もなく良好な
信頼性も示した。
次に本発明の製造方法についてその実施例を説明する。
第３図に製造方法についての第１の実施例を示す０図に
おいて、まず、第一の工程で、ＧａＡｓ 基板３４１
’Ｃ気相成長法で膜厚１０μｍのＩ ｎ １−ｙ Ｇ
ａ ｙ Ｐグレーデツト層３５，１９厚５０ Ｊｉｍの
！１１．３５Ｇｌ（１４５Ｐ ｎクラッド層３１・膜
厚０．１５μｍの”ＣＬ２”ＣＬ８Ａ”α５５ＰＣＬ６
Ｓ活性層３２、膜厚３ Ａｍの”１５５”１６５ＰＰク
ラクド層３３の四層からなるエピタキシャル層を形成し
た。
おいて、まず、第一の工程で、ＧａＡｓ 基板３４１
’Ｃ気相成長法で膜厚１０μｍのＩ ｎ １−ｙ Ｇ
ａ ｙ Ｐグレーデツト層３５，１９厚５０ Ｊｉｍの
！１１．３５Ｇｌ（１４５Ｐ ｎクラッド層３１・膜
厚０．１５μｍの”ＣＬ２”ＣＬ８Ａ”α５５ＰＣＬ６
Ｓ活性層３２、膜厚３ Ａｍの”１５５”１６５ＰＰク
ラクド層３３の四層からなるエピタキシャル層を形成し
た。
この時、Ｉ ｎ １−ｙＧ ａ ｙ Ｐグレーデッド層
３５からなる第一のエピタキシャル層は、ＧａＡｍ基板
３４と接している部分でその格子定数はＧａＡｍ基板３
４の格子定数と等しく （ｙ＝０．５２ ） ｔｎｃ３
５ｃａｎ４５ｐ ｎクラッド層３１、”（Ｌ２Ｇ＆Ｑ８
”（１３５Ｐ（Ｌ６５６５活性２、”１５５”ｒ１６５
Ｐｐクラッド層３３からなる第二のエピタキシャル層と
接する部分でその格子定数は第二のエピタキシャル層の
格子定数と等しく （ｙ＝０．６５ ） 、層と垂直方
向に格子定数が変化するように形成された。なお、Ｉ
ｎ［１５５Ｇａｃ ４５Ｐｎクラッド層３１ 、”ＣＬ
２”１８”（ＬＳ５’（１６５活性層３２、”１３５”
（Ｌ６５ＰＰクラッド層３３からなる第二のエピタキシ
ャル層は垂直方向に一定の格子定数５．６５１を有する
。次に前記多層構造を有するエピタキシャル層を含む多
層半導体からＧａＡｍ基板３４と第一のエピタキシャル
層であるＩｎ、−アＧ ｍ ｙ Ｐグレーデツド層３５
とを共に除去する第二の工程を行なった。除去はＧａＡ
ｓ基板を選択的にエツチングするアンモニア系エツチン
グ液と、Ｉｎ、−、ＣｒａｙＰグレーデッド膚をエツチ
ングする塩酸系エツチング液とによって化学的に行なわ
れた。このようにして、Ｉ １１ ＣＬ３５Ｇａ ＣＬ
６５ Ｐ ｎクラッド層３１ ＃ Ｉｎ１２”（Ｌ８
Ａ”ＱＪ５Ｐ（Ｌ４５４５活性２、”ｒＬ５ｓ”０Ｌ６
ＳＰｐり９ｙド層３３の三層からなるエピタキシャル層
だけからなる半導体レーデが得られた。この半導体レー
デの格子定数は、５．６０１であり、ＧａＡｓ基板のそ
れとは約１％異なっていた。このような、半導体レーデ
に用いられた半導体の混晶はＪｉｍ［接遷移型である光
り、０．６５μｍでレーデ発振が可能でありた。しかも
、この半導体レーデでは、活性層とり２ラド層の間で格
子整合しているために、転位による劣化もなく良好な信
頼性も示した。
３５からなる第一のエピタキシャル層は、ＧａＡｍ基板
３４と接している部分でその格子定数はＧａＡｍ基板３
４の格子定数と等しく （ｙ＝０．５２ ） ｔｎｃ３
５ｃａｎ４５ｐ ｎクラッド層３１、”（Ｌ２Ｇ＆Ｑ８
”（１３５Ｐ（Ｌ６５６５活性２、”１５５”ｒ１６５
Ｐｐクラッド層３３からなる第二のエピタキシャル層と
接する部分でその格子定数は第二のエピタキシャル層の
格子定数と等しく （ｙ＝０．６５ ） 、層と垂直方
向に格子定数が変化するように形成された。なお、Ｉ
ｎ［１５５Ｇａｃ ４５Ｐｎクラッド層３１ 、”ＣＬ
２”１８”（ＬＳ５’（１６５活性層３２、”１３５”
（Ｌ６５ＰＰクラッド層３３からなる第二のエピタキシ
ャル層は垂直方向に一定の格子定数５．６５１を有する
。次に前記多層構造を有するエピタキシャル層を含む多
層半導体からＧａＡｍ基板３４と第一のエピタキシャル
層であるＩｎ、−アＧ ｍ ｙ Ｐグレーデツド層３５
とを共に除去する第二の工程を行なった。除去はＧａＡ
ｓ基板を選択的にエツチングするアンモニア系エツチン
グ液と、Ｉｎ、−、ＣｒａｙＰグレーデッド膚をエツチ
ングする塩酸系エツチング液とによって化学的に行なわ
れた。このようにして、Ｉ １１ ＣＬ３５Ｇａ ＣＬ
６５ Ｐ ｎクラッド層３１ ＃ Ｉｎ１２”（Ｌ８
Ａ”ＱＪ５Ｐ（Ｌ４５４５活性２、”ｒＬ５ｓ”０Ｌ６
ＳＰｐり９ｙド層３３の三層からなるエピタキシャル層
だけからなる半導体レーデが得られた。この半導体レー
デの格子定数は、５．６０１であり、ＧａＡｓ基板のそ
れとは約１％異なっていた。このような、半導体レーデ
に用いられた半導体の混晶はＪｉｍ［接遷移型である光
り、０．６５μｍでレーデ発振が可能でありた。しかも
、この半導体レーデでは、活性層とり２ラド層の間で格
子整合しているために、転位による劣化もなく良好な信
頼性も示した。
次に第４図によって本発明の製造方法の第二の実施例を
説明する。本実施例では、まず第一の工程で、ＩｎＰ基
板４４に気相成長法で膜厚Ｌｏａｍのｆ ｎｌ−ｙＧ
ａ ｙＰグレーデッド層４Ｓ１膜厚５ｏμｍのＩｎ（１
００ｍ（１１Ｐ ｎクラッド層４１％膜厚０．１５ μ
ｍのＩ ｎ１１７Ｇ＆ ａμ’（Ｌ４７Ｐ（１５３活性
層４２、膜厚３μｍの”（Ｌ？”ＣＬ、２９２２７２層
４３の四層からなるエピタキシャル層を形成した。この
時、Ｉ ｎ １ ＋＋ ｙＧ ａアＰグレーデッド層４
５からなる第一のエピタキシャル層は、ＩｎＰ基板４４
と接している部分でその格子定数がＩｎＰ基板４４の格
子定数に等しく 、Ｉｎ１．ＧａアＰｒｓクラッド層４
１、Ｉｎｃ７Ｇ＆（ｃμ’（Ｌ４７ｐＨ５！活性層４２
、ＩｎユｙＧａ。、２９２２７２層４３からなる第二の
エピタキシャル層と接する部分の格子定数が第二のエピ
タキシャル層の格子定数と等しく、層と垂直力向に格子
定数が変化するように形成された。
説明する。本実施例では、まず第一の工程で、ＩｎＰ基
板４４に気相成長法で膜厚Ｌｏａｍのｆ ｎｌ−ｙＧ
ａ ｙＰグレーデッド層４Ｓ１膜厚５ｏμｍのＩｎ（１
００ｍ（１１Ｐ ｎクラッド層４１％膜厚０．１５ μ
ｍのＩ ｎ１１７Ｇ＆ ａμ’（Ｌ４７Ｐ（１５３活性
層４２、膜厚３μｍの”（Ｌ？”ＣＬ、２９２２７２層
４３の四層からなるエピタキシャル層を形成した。この
時、Ｉ ｎ １ ＋＋ ｙＧ ａアＰグレーデッド層４
５からなる第一のエピタキシャル層は、ＩｎＰ基板４４
と接している部分でその格子定数がＩｎＰ基板４４の格
子定数に等しく 、Ｉｎ１．ＧａアＰｒｓクラッド層４
１、Ｉｎｃ７Ｇ＆（ｃμ’（Ｌ４７ｐＨ５！活性層４２
、ＩｎユｙＧａ。、２９２２７２層４３からなる第二の
エピタキシャル層と接する部分の格子定数が第二のエピ
タキシャル層の格子定数と等しく、層と垂直力向に格子
定数が変化するように形成された。
Ｉ １１ （Ｌ ？Ｇ＆ （ｈ Ｉ Ｐ ！ｌｎクラッ
ド層４１”ＡＩ”ｃＬｓ”Ｌ４７ＰＣＬＳＭ活性層４２
、Ｉｎ、４Ｇ社、Ｐｐクツッド層４３からなる第二のエ
ピタキシャル層は垂直方向に一定の格子定数５．８２Ｘ
を有していた０次に前記多層構造を有するエピタキシャ
ル層を含む多層半導体からＩｎＰ基板４４と第一のエピ
タキシャル層であるＩｎ、−、Ｇａ、Ｐグレーデッド層
４６とを第二のエピタキシャル層から除去する第二の工
程を行なりた。除去はＩｎＰ基板を選択的にエツチング
する臭酸系エツチング液と、Ｉｎｔ□Ｇ ａ ｙ Ｐグ
レーデッド層をエツチングする塩酸系エツチング液によ
って化学的に行なわれた。
ド層４１”ＡＩ”ｃＬｓ”Ｌ４７ＰＣＬＳＭ活性層４２
、Ｉｎ、４Ｇ社、Ｐｐクツッド層４３からなる第二のエ
ピタキシャル層は垂直方向に一定の格子定数５．８２Ｘ
を有していた０次に前記多層構造を有するエピタキシャ
ル層を含む多層半導体からＩｎＰ基板４４と第一のエピ
タキシャル層であるＩｎ、−、Ｇａ、Ｐグレーデッド層
４６とを第二のエピタキシャル層から除去する第二の工
程を行なりた。除去はＩｎＰ基板を選択的にエツチング
する臭酸系エツチング液と、Ｉｎｔ□Ｇ ａ ｙ Ｐグ
レーデッド層をエツチングする塩酸系エツチング液によ
って化学的に行なわれた。
このようにして、Ｉｎ（ｒｙＧ＆。、Ｐｎクラッド層４
１、Ｉｎ（Ｌ７”ｌ”（Ｌ４７Ｐ１５３活性層４２、Ｉ
ｎｃ９Ｇ＆ｗ、Ｐ ｐクラッド層４３の三層からなるエ
ピタキシャル層だけからなる半導体レーデが得られた。
１、Ｉｎ（Ｌ７”ｌ”（Ｌ４７Ｐ１５３活性層４２、Ｉ
ｎｃ９Ｇ＆ｗ、Ｐ ｐクラッド層４３の三層からなるエ
ピタキシャル層だけからなる半導体レーデが得られた。
この半導体装置ザの格子定数は、５．８２久であシ、Ｉ
ｎＰ基板のそれとは約１チ異っていた。このような、半
導体レーザに用いられた半導体の混晶はＩｎＰ基板と導
電帯下端位置の差が電子を活性層に閉じ込めておくのに
約２００ ｍｅＶと十分大きく、良好な効率でレーデ発
振が得られた。しかも、この半導体レーデでは、活性層
とクラ、ド層の間で格子整合しているために、転位によ
る劣化もなく良好な信頼性を示した。
ｎＰ基板のそれとは約１チ異っていた。このような、半
導体レーザに用いられた半導体の混晶はＩｎＰ基板と導
電帯下端位置の差が電子を活性層に閉じ込めておくのに
約２００ ｍｅＶと十分大きく、良好な効率でレーデ発
振が得られた。しかも、この半導体レーデでは、活性層
とクラ、ド層の間で格子整合しているために、転位によ
る劣化もなく良好な信頼性を示した。
以上説明したように、本発明によれば、基板の格子定数
とは異なる格子定数のエピタキシャル層で形成され、か
つエピタキシャル層には応力がかからない半導体装置を
容易に得ることができる効果を有するものである。
とは異なる格子定数のエピタキシャル層で形成され、か
つエピタキシャル層には応力がかからない半導体装置を
容易に得ることができる効果を有するものである。
第１図は本発明の第一の発明の第一の実施例を説明する
半導体装置の断面図、第２図は本発明の爾−の発明の第
二の実施例を説明する半導体装置の断面図、゛第３図は
本発明の第二の発明の第一の実施例を説明する半導体装
置の断面図、第４図は本発明の第二の発明の第二の実施
例を説明する半導体装置の断面図である。 １１ ” Ｉｎｃ３５ＧＩＬ（１６５Ｐ ｎクラット
１１層、１２−・・”１１２”［Ｌ８”（Ｌ３５ＰＯＪ
５活性層、１３・・’ ”１１．．３５”ＣＬ６５Ｐｐ
クラッド層、２１・−・Ｉｎ、、Ｇａ、、Ｐ ｎクラ
ッド層、２２”’ ”ｃＬ７”ＩＩＳ”ｌ１４７Ｐ１５
Ｓ活性層、２３ ・Ｉｎ１１．Ｃ；ａ、、Ｐｐクラッド
濁、３１ ・・’ ”ＱＪ５Ｇ＆Ｑｊ５Ｐ！１り２ラド
層、３２− ”ｎ２ｃ’Ｗａ人’（Ｌ３５ｐ（ｇ異性層
、３３ ・・’ Ｉ ”ｏＪ５”ｃｔ６５Ｐｐクラッド
層、３４− ＧａＡａ基板、３５− Ｉｎ１−、Ｇａｙ
Ｐグレーデッド層、４１・・・Ｉｔ＋１ｙ Ｇ ａ ａ
ｔ Ｐ ｎり２ツド屓、４２・・’ ”（１７”（
Ｌ３Ａ”（１４７Ｐ（Ｌ５３活性層、４３ ”” Ｉ
”ｃ？”１１ Ｐｐクラッド層、４４− Ｉ ｎＰ基板
、４５・・・Ｉｎ、−アＧａｙＰグレーデッド層。 特許出願人 日本電気株式会社 で−ｒ。 代理人 弁理士 内 原 晋￥１図 第２図 し−−−−０−一一一」 第３図 第４図
半導体装置の断面図、第２図は本発明の爾−の発明の第
二の実施例を説明する半導体装置の断面図、゛第３図は
本発明の第二の発明の第一の実施例を説明する半導体装
置の断面図、第４図は本発明の第二の発明の第二の実施
例を説明する半導体装置の断面図である。 １１ ” Ｉｎｃ３５ＧＩＬ（１６５Ｐ ｎクラット
１１層、１２−・・”１１２”［Ｌ８”（Ｌ３５ＰＯＪ
５活性層、１３・・’ ”１１．．３５”ＣＬ６５Ｐｐ
クラッド層、２１・−・Ｉｎ、、Ｇａ、、Ｐ ｎクラ
ッド層、２２”’ ”ｃＬ７”ＩＩＳ”ｌ１４７Ｐ１５
Ｓ活性層、２３ ・Ｉｎ１１．Ｃ；ａ、、Ｐｐクラッド
濁、３１ ・・’ ”ＱＪ５Ｇ＆Ｑｊ５Ｐ！１り２ラド
層、３２− ”ｎ２ｃ’Ｗａ人’（Ｌ３５ｐ（ｇ異性層
、３３ ・・’ Ｉ ”ｏＪ５”ｃｔ６５Ｐｐクラッド
層、３４− ＧａＡａ基板、３５− Ｉｎ１−、Ｇａｙ
Ｐグレーデッド層、４１・・・Ｉｔ＋１ｙ Ｇ ａ ａ
ｔ Ｐ ｎり２ツド屓、４２・・’ ”（１７”（
Ｌ３Ａ”（１４７Ｐ（Ｌ５３活性層、４３ ”” Ｉ
”ｃ？”１１ Ｐｐクラッド層、４４− Ｉ ｎＰ基板
、４５・・・Ｉｎ、−アＧａｙＰグレーデッド層。 特許出願人 日本電気株式会社 で−ｒ。 代理人 弁理士 内 原 晋￥１図 第２図 し−−−−０−一一一」 第３図 第４図
Claims (2)
- （１）エピタキシャル成長に用いられた半導体基板を欠
き、該基板上に積層されたエピタキシャル層による半導
体層のみで半導体装置の半導体部分が形成されている半
導体装置において、前記エピタキシャル層の格子定数が
、前記半導体基板の格子定数とは異なる部分を有するこ
とを特徴とする基板の無い半導体装置。 - （２）半導体基板上に、半導体層をエピタキシャル成長
する第一の工程と、前記半導体基板を除去する第二の工
程とを行う半導体装置の製造方法において、半導体基板
上に半導体層をエピタキシャル成長する第一の工程が二
種のエピタキシャル層を形成する工程よりなり、第一の
エピタキシャル層は、半導体基板と接している部分で半
導体基板と格子定数が等しく、第二のエピタキシャル層
と接する部分で第二のエピタキシャル層の格子定数と等
しく、層と垂直方向に格子定数が変化するように形成さ
れ、第二のエピタキシャル層は一定の格子定数を有し、
次に前記第二の工程にて前記多層構造を有するエピタキ
シャル層から半導体基板と第一のエピタキシャル層とを
除去することを特徴とする基板の無い半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59266759A JPS61144015A (ja) | 1984-12-18 | 1984-12-18 | 基板のない半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59266759A JPS61144015A (ja) | 1984-12-18 | 1984-12-18 | 基板のない半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61144015A true JPS61144015A (ja) | 1986-07-01 |
Family
ID=17435312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59266759A Pending JPS61144015A (ja) | 1984-12-18 | 1984-12-18 | 基板のない半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61144015A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0373517A (ja) * | 1989-08-14 | 1991-03-28 | Nec Corp | 半導体光デバイス |
| US5221367A (en) * | 1988-08-03 | 1993-06-22 | International Business Machines, Corp. | Strained defect-free epitaxial mismatched heterostructures and method of fabrication |
| US5254496A (en) * | 1992-01-17 | 1993-10-19 | Northern Telecom Limited | Semiconductor mixed crystal quantum well device manufacture |
-
1984
- 1984-12-18 JP JP59266759A patent/JPS61144015A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5221367A (en) * | 1988-08-03 | 1993-06-22 | International Business Machines, Corp. | Strained defect-free epitaxial mismatched heterostructures and method of fabrication |
| JPH0373517A (ja) * | 1989-08-14 | 1991-03-28 | Nec Corp | 半導体光デバイス |
| US5254496A (en) * | 1992-01-17 | 1993-10-19 | Northern Telecom Limited | Semiconductor mixed crystal quantum well device manufacture |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6100106A (en) | Fabrication of nitride semiconductor light-emitting device | |
| US5727008A (en) | Semiconductor light emitting device, semiconductor laser device, and method of fabricating semiconductor light emitting device | |
| US5843227A (en) | Crystal growth method for gallium nitride films | |
| JP2000174393A (ja) | Ｉｉｉ族窒化物半導体およびその製造方法、およびｉｉｉ族窒化物半導体装置 | |
| JPH0687512B2 (ja) | 選択的エピタクシー法に依る表面放出型ＡｌＧａＡｓ／ＧａＡｓ半導体レーザーダイオードの製造方法 | |
| JPH02306680A (ja) | 光電子集積回路装置およびその製造方法 | |
| JPS61144015A (ja) | 基板のない半導体装置及びその製造方法 | |
| JP2001168028A (ja) | 窒化物系ｉｉｉ−ｖ族化合物の結晶製造方法、窒化物系ｉｉｉ−ｖ族化合物結晶基板、窒化物系ｉｉｉ−ｖ族化合物結晶膜およびデバイスの製造方法 | |
| JP2000077770A (ja) | 半導体レ―ザおよび半導体レ―ザの形成方法 | |
| JPH03238813A (ja) | エピタキシャル成長方法 | |
| JPH06326409A (ja) | 面発光素子 | |
| JP2003204121A (ja) | 光半導体装置及びその製造方法 | |
| JPS60113488A (ja) | １次元量子サイズ効果を有する素子の作製方法 | |
| US20170012405A1 (en) | Monolithic iii-v nanolaser on silicon with blanket growth | |
| JPH04100292A (ja) | 半導体レーザ | |
| JPS63177487A (ja) | 半導体素子 | |
| JP3127562B2 (ja) | Ｉｉｉ−ｖ族化合物半導体薄膜選択成長形成用マスクを用いたｉｉｉ−ｖ族化合物半導体薄膜選択成長形成法 | |
| JPS63179592A (ja) | 半導体レ−ザ素子 | |
| JPS5946082A (ja) | 光半導体装置及びその製法 | |
| JPS63184320A (ja) | 半導体装置 | |
| JP2004014996A (ja) | 光半導体素子 | |
| JPS62179790A (ja) | 半導体レ−ザ | |
| JPH02275688A (ja) | 半導体光集積素子 | |
| JPH09266354A (ja) | 化合物半導体発光素子 | |
| JPH09312415A (ja) | 二重障壁構造を用いたキャリア閉込め構造 |