JPS61142836A - デイジタル・スピ−チ・インタ−ポレ−シヨン装置 - Google Patents
デイジタル・スピ−チ・インタ−ポレ−シヨン装置Info
- Publication number
- JPS61142836A JPS61142836A JP59263973A JP26397384A JPS61142836A JP S61142836 A JPS61142836 A JP S61142836A JP 59263973 A JP59263973 A JP 59263973A JP 26397384 A JP26397384 A JP 26397384A JP S61142836 A JPS61142836 A JP S61142836A
- Authority
- JP
- Japan
- Prior art keywords
- address
- addresses
- control circuit
- buffer memory
- output channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04K—SECRET COMMUNICATION; JAMMING OF COMMUNICATION
- H04K1/00—Secret communication
- H04K1/06—Secret communication by transmitting the information or elements thereof at unnatural speeds or in jumbled order or backwards
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/17—Time-division multiplex systems in which the transmission channel allotted to a first user may be taken away and re-allotted to a second user if the first user becomes inactive, e.g. TASI
- H04J3/172—Digital speech interpolation, i.e. DSI
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、伝送路の利用効率を高める為の、ＴＤＭＡ
（多元接続通信）等に使用するＤＳＩ（Ｄｉｇｉｔａｌ
−８ｐｅｅｃｈ−ＩｎｔｅｒｐｏｌａｔｉｏＨ）装置の
暗号化方式に関する。
（多元接続通信）等に使用するＤＳＩ（Ｄｉｇｉｔａｌ
−８ｐｅｅｃｈ−ＩｎｔｅｒｐｏｌａｔｉｏＨ）装置の
暗号化方式に関する。
ＤＳＩ装置は現在国際回線等の一部を除いてあまり使わ
れていないが、最近中長距離の国内通信の分野にも導入
するべく開発が進められており、簡単な方法での暗号化
が望まれている。
れていないが、最近中長距離の国内通信の分野にも導入
するべく開発が進められており、簡単な方法での暗号化
が望まれている。
〔従来の技術と発明が解決しようとする問題点〕第４図
は従来例のＤＳＩ装置のブロック図で、（Ａ）は送信側
、ＣＢ）は受信側を示し、第５図は第４図の場合のバッ
ファメモリ２．７への書込み、読み出し、及び送信信号
を示す図である。
は従来例のＤＳＩ装置のブロック図で、（Ａ）は送信側
、ＣＢ）は受信側を示し、第５図は第４図の場合のバッ
ファメモリ２．７への書込み、読み出し、及び送信信号
を示す図である。
図中１．８は遅延回路、２，７はバッファメモリ、３は
多重化部、４は音声検出部、５は出力チャンネル割当制
御回路、６は雑音挿入部、９は分離部、１０は割当信号
解読部、２０〜２３はアドレス線を示す。
多重化部、４は音声検出部、５は出力チャンネル割当制
御回路、６は雑音挿入部、９は分離部、１０は割当信号
解読部、２０〜２３はアドレス線を示す。
第４図（Ａ）において、例えば入力する４８ＣＨ（以下
入力側のＣＨはトランクと称す）のディジタル多重化さ
れた音声信号は、遅延回路ｌを通った後、出力チャンネ
ル割当制御回路５の、アドレス線２０よりの、第５図（
Ａ）に示す番号順の書込みアドレスに従って、音声信号
をトランク順に第５図（Ｂ）に示す如く、バッファメモ
リ２に書き込まれる。
入力側のＣＨはトランクと称す）のディジタル多重化さ
れた音声信号は、遅延回路ｌを通った後、出力チャンネ
ル割当制御回路５の、アドレス線２０よりの、第５図（
Ａ）に示す番号順の書込みアドレスに従って、音声信号
をトランク順に第５図（Ｂ）に示す如く、バッファメモ
リ２に書き込まれる。
一方、音声検出部４では、入力トランクに、音声信号が
あるかないかを判定し、（例えば第５図（Ｂ）のトラン
ク１，３．４，６，８．９，１２゜１３は音声信号があ
り、斜線を施したトランク２゜５．７．１０．１１には
音声信号がない）この判定結果を出力チャンネル割当制
御回路５に知らせる。
あるかないかを判定し、（例えば第５図（Ｂ）のトラン
ク１，３．４，６，８．９，１２゜１３は音声信号があ
り、斜線を施したトランク２゜５．７．１０．１１には
音声信号がない）この判定結果を出力チャンネル割当制
御回路５に知らせる。
出力チャンネル割当制御回路５ではこれを受け、アドレ
ス線２１よりの、第５図（Ｃ）に示すアドレスにて音声
信号ありのトランクの音声信号のみを、順番に読み出し
、伝送路の例えば２２あるＣＨ（フレームのタイムスロ
ット）にＣＨ順に割当てる。即ち、第５図（Ｄ）に示す
如く、伝送路のＣＨＩには、ＣＨ番号に対応したトラン
ク番号及びＣＨ割当の有無を示す割当信号を、ＣＨ２以
降にトランクの音声信号を割当て、バッファメモリ２よ
り出力される音声信号と、出力チャンネル割当制御回路
５より出力される割当信号を多重化部３にて多重化し、
第５図（Ｄ）に示す送信信号として、送信する。
ス線２１よりの、第５図（Ｃ）に示すアドレスにて音声
信号ありのトランクの音声信号のみを、順番に読み出し
、伝送路の例えば２２あるＣＨ（フレームのタイムスロ
ット）にＣＨ順に割当てる。即ち、第５図（Ｄ）に示す
如く、伝送路のＣＨＩには、ＣＨ番号に対応したトラン
ク番号及びＣＨ割当の有無を示す割当信号を、ＣＨ２以
降にトランクの音声信号を割当て、バッファメモリ２よ
り出力される音声信号と、出力チャンネル割当制御回路
５より出力される割当信号を多重化部３にて多重化し、
第５図（Ｄ）に示す送信信号として、送信する。
受信側では、これを受信し、分離部９にて、音声信号と
割当信号を分離し、割当信号は割当信号解読部１０に送
り、音声信号は遅延回路８を経てバッファメモリ７に送
る。
割当信号を分離し、割当信号は割当信号解読部１０に送
り、音声信号は遅延回路８を経てバッファメモリ７に送
る。
割当信号解読部１０は割当信号を解読し、バッファメモ
リ７に、アドレス線２３より、ＣＨ割当のなかったトラ
ンク部分も含め書き込む、書込みアドレスを送り、第５
図（Ｅ）に示す如く占き込む。
リ７に、アドレス線２３より、ＣＨ割当のなかったトラ
ンク部分も含め書き込む、書込みアドレスを送り、第５
図（Ｅ）に示す如く占き込む。
次はこれを、アドレス線２２よりの、第５図（Ｆ）に示
す番号順の読み出しアドレスにて、読み出し、対応する
トランクに割り当てるが、この時音声信号のなかったも
のには、雑音挿入部６にて雑音を挿入する。
す番号順の読み出しアドレスにて、読み出し、対応する
トランクに割り当てるが、この時音声信号のなかったも
のには、雑音挿入部６にて雑音を挿入する。
このようにして、ＤＳＩ装置では、伝送路の利用率を高
めた通話を行うようにしている。
めた通話を行うようにしている。
この場合音声信号を盗聴するには上記の割当信号の解読
が必要であるが、これは常に変動している為、盗聴は困
難であり、又現在は国際回線の一部を除いてあまり使わ
れていないので、ＤＳＩ装置を通した音声信号を秘匿す
る試みはされていないが、今後ＤＳＩ装置が一般化する
と、簡単な方法での暗号化が必要となるが、この方法が
提案されていない問題点がある。
が必要であるが、これは常に変動している為、盗聴は困
難であり、又現在は国際回線の一部を除いてあまり使わ
れていないので、ＤＳＩ装置を通した音声信号を秘匿す
る試みはされていないが、今後ＤＳＩ装置が一般化する
と、簡単な方法での暗号化が必要となるが、この方法が
提案されていない問題点がある。
上記問題点は、音声の検出された入力トランクの信号を
、空いている伝送路のチャンネルに割り当てる出力チャ
ンネル割当制御回路の、伝送路のフレームのタイムスロ
ット割当用バッファメモリへのアドレス線にアドレス変
換手段を付加した本発明のＤＳＩ装置により解決される
。
、空いている伝送路のチャンネルに割り当てる出力チャ
ンネル割当制御回路の、伝送路のフレームのタイムスロ
ット割当用バッファメモリへのアドレス線にアドレス変
換手段を付加した本発明のＤＳＩ装置により解決される
。
本発明は、ＣＨ割当を受けた入力トランクについて、番
号順に伝送路のフレームのタイムスロットに割当を行う
従来の方法と異なり、フレームのタイムスロットに割当
を行うバッファメモリのアドレスにランダムな変換を行
うことにより、入力トランクの順番をランダムにしてフ
レームのタイムスロットに割り当て、割当信号の解読を
更に困難にする簡単な方法で、暗号化を行っている。
号順に伝送路のフレームのタイムスロットに割当を行う
従来の方法と異なり、フレームのタイムスロットに割当
を行うバッファメモリのアドレスにランダムな変換を行
うことにより、入力トランクの順番をランダムにしてフ
レームのタイムスロットに割り当て、割当信号の解読を
更に困難にする簡単な方法で、暗号化を行っている。
第１図は本発明の実施例のＤＳＩ装置のブロック図で（
Ａ）は送信側（Ｂ）は受信側を示し、第２図は第１図の
アドレス変換部１１．１２の内容を示すブロック図、第
３図は第１図の場合のへソファメモリ２．７への書き込
み、読み出し、及び送信信号を示す図である。
Ａ）は送信側（Ｂ）は受信側を示し、第２図は第１図の
アドレス変換部１１．１２の内容を示すブロック図、第
３図は第１図の場合のへソファメモリ２．７への書き込
み、読み出し、及び送信信号を示す図である。
図中１１．１２はアドレス変換部、１３．１４はＲＯＭ
を示し、尚全図を通じ同一符号は同一機能のものを示す
。
を示し、尚全図を通じ同一符号は同一機能のものを示す
。
第１図で第４図と異なる点は、送信側では、出力チャン
ネル割当制御回路５よりのバッファメモリ２への書き込
み、読み出しアドレス線２０，２１に、又受信側では、
割当信号解読部１０よりのバッファメモリ７への書き込
み、読み出しアトレア！、ｖＡ２３，２２に第２図ニ示
を如！ ＲＯＭ １３ 。
ネル割当制御回路５よりのバッファメモリ２への書き込
み、読み出しアドレス線２０，２１に、又受信側では、
割当信号解読部１０よりのバッファメモリ７への書き込
み、読み出しアトレア！、ｖＡ２３，２２に第２図ニ示
を如！ ＲＯＭ １３ 。
１４よりなるアドレス変換部１１．１２を設けた点であ
る。
る。
ここで、送信側では、書込みアドレスに、予め第３図（
Ｂ）に示す如き、番号順のアドレスをランダムに変換す
る、アドレス変換を行い、受信側では、これに対応して
、読み出しアドレスに、予め第３図（Ｇ）に示す如き、
ランダムに変換されたものを番号順にする、ＲＯＭを用
いアドレス変換を行うアドレス変換部１１．１２を設け
た場合に就き説明する。
Ｂ）に示す如き、番号順のアドレスをランダムに変換す
る、アドレス変換を行い、受信側では、これに対応して
、読み出しアドレスに、予め第３図（Ｇ）に示す如き、
ランダムに変換されたものを番号順にする、ＲＯＭを用
いアドレス変換を行うアドレス変換部１１．１２を設け
た場合に就き説明する。
従来例と同じくトランク１〜１３の音声信号が、第３図
（Ａ）に示す如く、トランクｌ、３，４゜６．８．９，
１２．１３は音声信号があり、斜線を施したトランク２
．５，７．１０．１１には音声信号がない場合、出力チ
ャンネル割当制御回路５のアドレス線２０よりの、第５
図（Ａ）に示す番号順の書込みアドレスは、アドレス変
換部１１にて、第３図（Ｂ）に示す如くアドレス変換さ
れ、バッファメモリ２には、この変換されたアドレスに
従って第３図（Ｃ）に示す如く書き込まれる。
（Ａ）に示す如く、トランクｌ、３，４゜６．８．９，
１２．１３は音声信号があり、斜線を施したトランク２
．５，７．１０．１１には音声信号がない場合、出力チ
ャンネル割当制御回路５のアドレス線２０よりの、第５
図（Ａ）に示す番号順の書込みアドレスは、アドレス変
換部１１にて、第３図（Ｂ）に示す如くアドレス変換さ
れ、バッファメモリ２には、この変換されたアドレスに
従って第３図（Ｃ）に示す如く書き込まれる。
これを、出力チャンネル割当制御回路５のアドレスｖＡ
２１よりの、第３図（Ｄ）に示す変換されていないアド
レスにて、音声信号有りのトランクの音声信号のみを、
順番に読み出し、伝送路のＣＨにＣＨ順に割当て、第３
図（Ｅ）に示す如く、伝送路のＣＨＩには、ＣＨ番号に
対応したトランク番号及びＣＨ割当の有無を示す割当信
号を、ＣＨ２以降にトランクの音声信号を割当て、多重
化部３を経て、第３図（Ｅ）に示す送信信号として送信
する。
２１よりの、第３図（Ｄ）に示す変換されていないアド
レスにて、音声信号有りのトランクの音声信号のみを、
順番に読み出し、伝送路のＣＨにＣＨ順に割当て、第３
図（Ｅ）に示す如く、伝送路のＣＨＩには、ＣＨ番号に
対応したトランク番号及びＣＨ割当の有無を示す割当信
号を、ＣＨ２以降にトランクの音声信号を割当て、多重
化部３を経て、第３図（Ｅ）に示す送信信号として送信
する。
受信側では、これを受信し、割当信号解読部１０では割
当信号を解読し、バッファメモリ７に、アドレス線２３
より、ＣＨ割当のなかったトランク部分を含め順番に書
き込む、変換されていないアドレスを送り、第３図（Ｆ
）に示す如く書き込む。
当信号を解読し、バッファメモリ７に、アドレス線２３
より、ＣＨ割当のなかったトランク部分を含め順番に書
き込む、変換されていないアドレスを送り、第３図（Ｆ
）に示す如く書き込む。
次ぎに、アドレス線２２よりのアドレスでこれを読み出
すが、このアドレス線２２よりの第５図（Ｆ）に示す如
く順番になっている読み出しアドレスは、アドレス変換
部１２にて、第３図（Ｇ）に示す如く、送信側とは逆に
変換され、この変換されたアドレスにて読み出し、順番
に対応するトランクに割り当てる。勿論音声信号のなか
つたものには雑音挿入部６にて雑音を挿入する。
すが、このアドレス線２２よりの第５図（Ｆ）に示す如
く順番になっている読み出しアドレスは、アドレス変換
部１２にて、第３図（Ｇ）に示す如く、送信側とは逆に
変換され、この変換されたアドレスにて読み出し、順番
に対応するトランクに割り当てる。勿論音声信号のなか
つたものには雑音挿入部６にて雑音を挿入する。
このようにすれば、伝送路のＣＨに割り当てたトランク
の順番はランダムとなり、間接的に音声信号の秘匿が行
われる。
の順番はランダムとなり、間接的に音声信号の秘匿が行
われる。
尚、送信側の、出力チャンネル割当制御回路５のアドレ
ス線２１よりの、順番になっている読み出しアドレスも
、アドレス変換部１１にてランダムに変換し、受信側で
は、割当信号解読部１０のアドレス線２３よりの書き込
みアドレスを、上記とは逆にアドレス変換をするように
しておけば、更に音声信号の秘匿性は増加する。
ス線２１よりの、順番になっている読み出しアドレスも
、アドレス変換部１１にてランダムに変換し、受信側で
は、割当信号解読部１０のアドレス線２３よりの書き込
みアドレスを、上記とは逆にアドレス変換をするように
しておけば、更に音声信号の秘匿性は増加する。
このように本発明によれば、送信、受信側の、バッファ
メモリ２．７への書込み読み出しアドレスｖＡ２０〜２
３に、アトレ、＋変ｔＬＪＳ１１． １２ヲ設け、アド
レス変換を行う簡単な方法でＤＳＩ装置の暗号化を行う
ことが出来る。
メモリ２．７への書込み読み出しアドレスｖＡ２０〜２
３に、アトレ、＋変ｔＬＪＳ１１． １２ヲ設け、アド
レス変換を行う簡単な方法でＤＳＩ装置の暗号化を行う
ことが出来る。
以上詳細に説明せる如く本発明によれば、送信。
受信側の、バッファメモリへの書込み読み出しアドレス
線に、アドレス変換部を設け、アドレス変換を行う簡単
な方法でＤＳＩ装置の暗号化を行うことが出来る効果が
ある。
線に、アドレス変換部を設け、アドレス変換を行う簡単
な方法でＤＳＩ装置の暗号化を行うことが出来る効果が
ある。
第１図は本発明の実施例のＤＳＩ装置のブロック図、
第２図は第１図のアドレス変換部１１．１２の内容を示
すブロック図、 第３図は、第１図の場合の、バッファメモリ２゜７への
書き込み、読み出し、及び送信信号を示す図、 第４図は従来例のＤＳＩ装置のブロック図、第５図は、
第４図の場合のバッファメモリ２，７への書込み、読み
出し、及び送信信号を示す図である。 図において、 １．８は遅延回路、 ２．７はバッファメモリ、 ３は多重化部、 ４は音声検出部、 ５は出力チャンネル割当制御回路、 ６は雑音挿入部、 ９は分離部、 １０は割当信号解読部、 １１．１２はアドレス変換部、 １３．１４はＲＯＭ。 ２０〜２３はアドレス線を示す。 茅 １ 日 ２Ｐｚ囚 第 Ａ 口
すブロック図、 第３図は、第１図の場合の、バッファメモリ２゜７への
書き込み、読み出し、及び送信信号を示す図、 第４図は従来例のＤＳＩ装置のブロック図、第５図は、
第４図の場合のバッファメモリ２，７への書込み、読み
出し、及び送信信号を示す図である。 図において、 １．８は遅延回路、 ２．７はバッファメモリ、 ３は多重化部、 ４は音声検出部、 ５は出力チャンネル割当制御回路、 ６は雑音挿入部、 ９は分離部、 １０は割当信号解読部、 １１．１２はアドレス変換部、 １３．１４はＲＯＭ。 ２０〜２３はアドレス線を示す。 茅 １ 日 ２Ｐｚ囚 第 Ａ 口
Claims (1)
- ディジタル・スピーチ・インターポレーション方式にお
いて、音声の検出された入力トランクの信号を、空いて
いる伝送路のチャンネルに割り当てる出力チャンネル割
当制御回路よりの、伝送路のフレームのタイムスロット
割当用バッファメモリへのアドレス線にアドレス変換手
段を付加したことを特徴とするディジタル・スピーチ・
インターポレーション装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263973A JPS61142836A (ja) | 1984-12-14 | 1984-12-14 | デイジタル・スピ−チ・インタ−ポレ−シヨン装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263973A JPS61142836A (ja) | 1984-12-14 | 1984-12-14 | デイジタル・スピ−チ・インタ−ポレ−シヨン装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61142836A true JPS61142836A (ja) | 1986-06-30 |
Family
ID=17396786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59263973A Pending JPS61142836A (ja) | 1984-12-14 | 1984-12-14 | デイジタル・スピ−チ・インタ−ポレ−シヨン装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61142836A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63102423A (ja) * | 1986-10-17 | 1988-05-07 | Sharp Corp | アナログ信号のスクランブル伝送方式 |
-
1984
- 1984-12-14 JP JP59263973A patent/JPS61142836A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63102423A (ja) * | 1986-10-17 | 1988-05-07 | Sharp Corp | アナログ信号のスクランブル伝送方式 |
| JPH0513410B2 (ja) * | 1986-10-17 | 1993-02-22 | Sharp Kk |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3644680A (en) | Time-assignment speech-interpolation control system | |
| EP0921650A1 (en) | Audio data decoder with internal stereo decoder and external multichannel decoder | |
| US4805171A (en) | Unitary PCM rate converter and multiframe buffer | |
| US4312063A (en) | TDM Data reorganization apparatus | |
| JPS61142836A (ja) | デイジタル・スピ−チ・インタ−ポレ−シヨン装置 | |
| US4319352A (en) | TIM Bus structure | |
| JPS61140242A (ja) | 暗号化方式 | |
| JP2890563B2 (ja) | Ｐｃｍ音声符号化方法および装置 | |
| JPH0750648A (ja) | 多チャンネル非同期信号多重伝送装置 | |
| JPH0194735A (ja) | 時分割多重信号の受信方法およびその装置 | |
| JPS62230130A (ja) | 時分割多重伝送方式 | |
| KR0138596B1 (ko) | 소용량 전전자 교환기의 중계선 정합장치 | |
| JP3344319B2 (ja) | デマンドアサイン多重化装置とその制御方法 | |
| JP2877890B2 (ja) | Ｐｃｍ端局装置のチャンネル盤 | |
| KR0150026B1 (ko) | 멀티미디어 통신에서의 멀티프레임 다중화 처리 시스템 | |
| KR910005629A (ko) | 타임 스위치 장치 | |
| JP2653528B2 (ja) | Ａｄｐｃｍ符号・復号器 | |
| JPH03247135A (ja) | 音声・データ多重化装置 | |
| JP2907661B2 (ja) | デジタル多重伝送装置 | |
| JPH03265322A (ja) | 音声・データ多重化装置 | |
| JPS61171248A (ja) | 通信システム | |
| JPS59182644A (ja) | デイジタル音声插入装置の雑音信号発生回路 | |
| JPH0191540A (ja) | 時分割多重送信方法およびその装置 | |
| JPS5935220B2 (ja) | 端末制御方式 | |
| JPS628631A (ja) | 時分割多重送受信方法およびその装置 |