JPS61142777A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61142777A JPS61142777A JP23345084A JP23345084A JPS61142777A JP S61142777 A JPS61142777 A JP S61142777A JP 23345084 A JP23345084 A JP 23345084A JP 23345084 A JP23345084 A JP 23345084A JP S61142777 A JPS61142777 A JP S61142777A
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- Japan
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- 239000013078 crystal Substances 0.000 claims abstract description 3
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 3
- 239000010703 silicon Substances 0.000 claims abstract description 3
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- 230000005684 electric field Effects 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 claims 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体装置に関する。
（従来の技術）
増幅、発振、演算装置等の能動的機能における高速化に
対して、主に次に述べるような方法が行われている。こ
れらの装置に使用されている能動的半導体装置であるユ
ニポーラトランジスタ及び電界効果トランジスタ等の高
速化に対しては、キャリアの走行時間の短縮や蓄積電荷
の原因となる障壁容量の減少等を目的とした装置の改良
や高電子移動度半導体材料による装置の製作等の方法が
行われている。一方また、これらの装置を使用した回路
の高速化等の方法も行われている。
対して、主に次に述べるような方法が行われている。こ
れらの装置に使用されている能動的半導体装置であるユ
ニポーラトランジスタ及び電界効果トランジスタ等の高
速化に対しては、キャリアの走行時間の短縮や蓄積電荷
の原因となる障壁容量の減少等を目的とした装置の改良
や高電子移動度半導体材料による装置の製作等の方法が
行われている。一方また、これらの装置を使用した回路
の高速化等の方法も行われている。
（発明が解決しようとする問題点）
これらの装置の高速化を更に望むじは、このような方法
にも限界がある。その主な原因として、これらのトラン
ジスタにおいては、キャリアの注入及びＰ−Ｎ接合によ
る障壁容量の存在というトランジスタ自体の機能の問題
があげられる。これらの問題は装置の改良や半導体材料
の開発等の方法によっては解決できない問題である。又
回路の高速化の方法も回路の複雑化を招くという問題が
ある。
にも限界がある。その主な原因として、これらのトラン
ジスタにおいては、キャリアの注入及びＰ−Ｎ接合によ
る障壁容量の存在というトランジスタ自体の機能の問題
があげられる。これらの問題は装置の改良や半導体材料
の開発等の方法によっては解決できない問題である。又
回路の高速化の方法も回路の複雑化を招くという問題が
ある。
この発明は、半導体におけるキャリアの負の有効質量Ｃ
よる負抵抗を利用した能動的半導体装置によって、上に
述べたような問題を解決することを目的とする。
よる負抵抗を利用した能動的半導体装置によって、上に
述べたような問題を解決することを目的とする。
（問題点を解決するための手段）
一般に半導体Ｐ、Ｎ接合遷移領域内において、雪崩現象
によって生じたキャリアの走行中における印加電界に垂
直な方向の負の有効質量の平均値は負となり、したがっ
てその方向に負抵抗を生じる。この状態においては、障
壁容量による蓄積電荷は、雪崩現象によってなくなる。
によって生じたキャリアの走行中における印加電界に垂
直な方向の負の有効質量の平均値は負となり、したがっ
てその方向に負抵抗を生じる。この状態においては、障
壁容量による蓄積電荷は、雪崩現象によってなくなる。
また、生じた一定の負抵抗値に対する最小維持時間はキ
ャリアの走行時間にまで短縮することが可能である。し
たがって、この負抵抗による増幅、発振、双安定等の能
動的機能に対しては、更に高速性が期待できる。また、
この能動的機能は、負抵抗に並列に存在する正抵抗との
関係に従って、Ｐ型あるいはＮ型半導体領域において、
２個の電極間によって外部に直接出力として作用するこ
とができる。
ャリアの走行時間にまで短縮することが可能である。し
たがって、この負抵抗による増幅、発振、双安定等の能
動的機能に対しては、更に高速性が期待できる。また、
この能動的機能は、負抵抗に並列に存在する正抵抗との
関係に従って、Ｐ型あるいはＮ型半導体領域において、
２個の電極間によって外部に直接出力として作用するこ
とができる。
次に、この発明の構成原理について、図面を参照しなが
ら説明する。第１図は、この発明の特徴２最もよく表わ
した装置の斜視図である。［］［おいて、この装置のＰ
−Ｎ接合は平面接合で、したがって遷移領域内における
負抵抗は接合面に平行な方向にのみ生じる。この負抵抗
は、この装置においてはＰ型半導体領域に設けられた２
個の電極１１．１２間で出力として得られる。また電極
１１および１２は、Ｎ型領域に設けられた電極１３と共
にＰ、Ｎ接合に逆方向電圧を印加するようになっている
。なお、これらの電極１１および１２は長方形状をし、
更に電極１１および１２は負抵抗を有効に利用できるよ
うに互いに平行Ｇ、Ｔ設けられている。
ら説明する。第１図は、この発明の特徴２最もよく表わ
した装置の斜視図である。［］［おいて、この装置のＰ
−Ｎ接合は平面接合で、したがって遷移領域内における
負抵抗は接合面に平行な方向にのみ生じる。この負抵抗
は、この装置においてはＰ型半導体領域に設けられた２
個の電極１１．１２間で出力として得られる。また電極
１１および１２は、Ｎ型領域に設けられた電極１３と共
にＰ、Ｎ接合に逆方向電圧を印加するようになっている
。なお、これらの電極１１および１２は長方形状をし、
更に電極１１および１２は負抵抗を有効に利用できるよ
うに互いに平行Ｇ、Ｔ設けられている。
（作 用）
第２図は、この装置による基本的な回路図である。図に
おいて、端子２１および２２に接続されている抵抗Ｒ】
およびＨ，２は、装置の対称性番ご従ってその抵抗値は
等しく、シたがって端子２１゜２２間では出力は平衡状
態で得られる。また、装置に直列（こ端子２３に接続さ
れた抵抗Ｉ（３は、電流■を制御するための抵抗であり
、Ｅは電源である。
おいて、端子２１および２２に接続されている抵抗Ｒ】
およびＨ，２は、装置の対称性番ご従ってその抵抗値は
等しく、シたがって端子２１゜２２間では出力は平衡状
態で得られる。また、装置に直列（こ端子２３に接続さ
れた抵抗Ｉ（３は、電流■を制御するための抵抗であり
、Ｅは電源である。
第３図は、負抵抗（−Ｉ（Ｎ）Ｇこ並列に存在する正抵
抗几Ｐ分示した回路図である。この正抵抗ＩもＰは半導
体装置内と外部回路による正抵抗を合わせたものである
。この両抵抗の大小関係によるこの装置の動作状態は以
下に述べるようになる。
抗几Ｐ分示した回路図である。この正抵抗ＩもＰは半導
体装置内と外部回路による正抵抗を合わせたものである
。この両抵抗の大小関係によるこの装置の動作状態は以
下に述べるようになる。
雪崩状態における電流工が増加するに従って負抵抗（−
ＲＮ）の絶対値は減少し、正抵抗几Ｐと同じ値（つまり
几Ｎ＝ＲＰ）になったとき端子３１または３２のいずれ
かが高電位となり双安定状態が生じる。この状態を利用
した装置として、人力電極を設けることによりフリップ
・フロップが可能である。そして、生じた電位差は電流
工の増力口に従って増な目し、負抵抗（４Ｎ）の状態は
、遷移領域内のキャリアが負の有効質量を有することの
できる電圧まで維持される。更に電流■が増加すると、
負抵抗（−ＲＮ）の絶対値Ｒ，Ｎは正抵抗ＲＰより小さ
くなり （ＲＮ＜ＲＰ）発振可能な状態となる。
ＲＮ）の絶対値は減少し、正抵抗几Ｐと同じ値（つまり
几Ｎ＝ＲＰ）になったとき端子３１または３２のいずれ
かが高電位となり双安定状態が生じる。この状態を利用
した装置として、人力電極を設けることによりフリップ
・フロップが可能である。そして、生じた電位差は電流
工の増力口に従って増な目し、負抵抗（４Ｎ）の状態は
、遷移領域内のキャリアが負の有効質量を有することの
できる電圧まで維持される。更に電流■が増加すると、
負抵抗（−ＲＮ）の絶対値Ｒ，Ｎは正抵抗ＲＰより小さ
くなり （ＲＮ＜ＲＰ）発振可能な状態となる。
この状態においては、端子３１．３２間にコンデンサお
よびリアクタンスを並列に接続することにより、発振装
置が構成可能である。
よびリアクタンスを並列に接続することにより、発振装
置が構成可能である。
（実施例）
この発明の実施例を図面を参照しながら説明する。
第１実施例
第４図はこの発明の実施例で、発振装置として使用可能
な構造を有する装置の断面図である。図に示すように、
この装置はシリコン・プレーナ型構造をしており、Ｐ−
Ｎ接合面は結晶の（１１１）面に平行になっている。ま
たこの装置においては、Ｐ型半導体領域には出力および
逆方向電圧印加兼用の２個の電極４１および４２が、Ｎ
型半導体領域には逆方向電圧印加用の１個の電極４３が
設けられている。これらの電極は長方形状をしかつ互い
に平行に設けられている（なお、この電極の形状および
配置関係は、以下の実施例においても同様の状態にある
ものとする。） 第５図は、この実施例による発振回路の回路図である。
な構造を有する装置の断面図である。図に示すように、
この装置はシリコン・プレーナ型構造をしており、Ｐ−
Ｎ接合面は結晶の（１１１）面に平行になっている。ま
たこの装置においては、Ｐ型半導体領域には出力および
逆方向電圧印加兼用の２個の電極４１および４２が、Ｎ
型半導体領域には逆方向電圧印加用の１個の電極４３が
設けられている。これらの電極は長方形状をしかつ互い
に平行に設けられている（なお、この電極の形状および
配置関係は、以下の実施例においても同様の状態にある
ものとする。） 第５図は、この実施例による発振回路の回路図である。
図に示すように、端子５１．５２．５３にはそれぞれ抵
抗Ｒ，４、ａｓ 、 Ｒ６が接続され、抵抗Ｒ６は電源
Ｅ５に接続されている。そして端子５１゜５２間には、
共振用のコンダクタンスＣおよびリアクタンスＬが並列
に接続され発振回路が構成されている。なお、この実施
例が発振装置としての機能を有するには、Ｒ４およびＲ
５の抵抗値は、Ｐ、Ｎ接合面方向の電界値が遷移領域内
のキャリアが負の有効質量を維持できる範囲内にあるよ
うに調節されなければならない。（なお、この電極に接
続される抵抗および電源の接続関係は以下の実施例にお
いても同様のものとする） なおこの回路による測定例として、発振周波数３２０Ｍ
Ｈｚ、出力４００ｍＷ、効率２０％が得られた。
抗Ｒ，４、ａｓ 、 Ｒ６が接続され、抵抗Ｒ６は電源
Ｅ５に接続されている。そして端子５１゜５２間には、
共振用のコンダクタンスＣおよびリアクタンスＬが並列
に接続され発振回路が構成されている。なお、この実施
例が発振装置としての機能を有するには、Ｒ４およびＲ
５の抵抗値は、Ｐ、Ｎ接合面方向の電界値が遷移領域内
のキャリアが負の有効質量を維持できる範囲内にあるよ
うに調節されなければならない。（なお、この電極に接
続される抵抗および電源の接続関係は以下の実施例にお
いても同様のものとする） なおこの回路による測定例として、発振周波数３２０Ｍ
Ｈｚ、出力４００ｍＷ、効率２０％が得られた。
第２実施例
第６図はこの発明の第２実施例で、７リツプ・７０ツブ
あるいはパルス増幅器として使用可能な構造を有する装
置の断面図である。図に示すように、この装置において
は、Ｐ型半導体領域に設けられた出力用の電極６１およ
び６２間に人力用の電極６４および６５が設けられてお
り、それ以外の構造は第１実施例の場合と同様になって
いる。
あるいはパルス増幅器として使用可能な構造を有する装
置の断面図である。図に示すように、この装置において
は、Ｐ型半導体領域に設けられた出力用の電極６１およ
び６２間に人力用の電極６４および６５が設けられてお
り、それ以外の構造は第１実施例の場合と同様になって
いる。
第７図はこの装置における人出力信号の位相関係を示す
回路図である。図に示すように、負抵抗の原理に従い入
力端子７４がプラス、７５がマイナスのとき、出力端子
７１はマイナス、７２はプラスとなり、入出力信号は逆
位相の関係となる。
回路図である。図に示すように、負抵抗の原理に従い入
力端子７４がプラス、７５がマイナスのとき、出力端子
７１はマイナス、７２はプラスとなり、入出力信号は逆
位相の関係となる。
この実施例における装置の性能として、応答時間０．８
３〜Ｉｎｓ、パルス波高値４〜９ｖ、消費電力１５ｌ５
０−９Ｏ０が得られた。
３〜Ｉｎｓ、パルス波高値４〜９ｖ、消費電力１５ｌ５
０−９Ｏ０が得られた。
第３実施例
第８図はこの発明の第３実施例で、発振装置、７リツプ
・フロップあるいはパルス増幅器として使用可能な構造
を有する装置の断面図である。図に示すように、この装
置にはＰ型半導体領域およびＮ型半導体領域の両領域に
それぞれ２個の電極８１．８２および８３．８４が対称
に設けられている。この２組の電極は、共に出力用の電
極とすることも、また一方を人力用、もう一方を出力用
の電極とすることも可能である。
・フロップあるいはパルス増幅器として使用可能な構造
を有する装置の断面図である。図に示すように、この装
置にはＰ型半導体領域およびＮ型半導体領域の両領域に
それぞれ２個の電極８１．８２および８３．８４が対称
に設けられている。この２組の電極は、共に出力用の電
極とすることも、また一方を人力用、もう一方を出力用
の電極とすることも可能である。
この使用方法については、装置の対称性に従って電極８
１．８２および８３．８４にそれぞれ等しい値の抵抗を
接続して、人出力信号を平衡状態 ′で動作させるこ
とが可能である。
１．８２および８３．８４にそれぞれ等しい値の抵抗を
接続して、人出力信号を平衡状態 ′で動作させるこ
とが可能である。
第４実施例
第９図はこの発明の第４実施例で、フリップ・７０ツブ
あるいはパルス増幅装置としての構造を有する装置の断
面図である。図に示すように、この装置においては、Ｐ
型半導体領域に設けられた２個の電極９１および９２間
に人力用の電極９５および９６が設けられており、それ
以外の構造は第３実施例の場合と同様になっている。
あるいはパルス増幅装置としての構造を有する装置の断
面図である。図に示すように、この装置においては、Ｐ
型半導体領域に設けられた２個の電極９１および９２間
に人力用の電極９５および９６が設けられており、それ
以外の構造は第３実施例の場合と同様になっている。
この装置における各電極に対する入出力機能の選び方、
およびこの装置の使用回路とその動作状態は第３実施例
と同様にすることが可能である。
およびこの装置の使用回路とその動作状態は第３実施例
と同様にすることが可能である。
（発明の電界）
以上に述べたように、この発明による装置は、その能動
的機能が雪崩現象により生じたキャリアの負の有効質量
に基づいているため、従来のトランジスタや電界効果ト
ランジスタより更に高速−の増幅１発振、演算等の動作
が期待される。また、その構造および使用回路も更に簡
単なものとなる。
的機能が雪崩現象により生じたキャリアの負の有効質量
に基づいているため、従来のトランジスタや電界効果ト
ランジスタより更に高速−の増幅１発振、演算等の動作
が期待される。また、その構造および使用回路も更に簡
単なものとなる。
第１図・・・この発明の構成原理図
第２図・・・この発明による装置の動作を説明するため
の回路図 第３図・・・負抵抗と正抵抗の関係を説明するための回
路図 第４図・・・この発明の第１実施例の断面図第５図・・
・この発明の第１実施例Ｇこよる回路図第６図・・・こ
の発明の第２実施例の断面図第７図・・・この発明の第
２実施例による回路図第８図・・・この発明の第３実施
例の断面図第９図・・・この発明の第４実施例の断面図
Ｐ・・・Ｐ型半導体領域 Ｎ・・・Ｎ型半導体領域Ｅ
２．Ｅ５．Ｅ７・・・電源 工・・・電流Ｒ１〜８
．ＲＰ、−ＲＮ・・・抵抗 Ｃ・・・コンデンサＬ・
・・リアクタンス １１．１２，１３，４１，４２，４３，６１，６２，６
３，６４，６５゜８１．８２，８３，８４，９１，９２
，９３，９４，９５．９６・・・電極 ２１．２２，２３，３１，３２，５１，５２，５３，７
１，７２，７３゜７４．７５・・・端子
の回路図 第３図・・・負抵抗と正抵抗の関係を説明するための回
路図 第４図・・・この発明の第１実施例の断面図第５図・・
・この発明の第１実施例Ｇこよる回路図第６図・・・こ
の発明の第２実施例の断面図第７図・・・この発明の第
２実施例による回路図第８図・・・この発明の第３実施
例の断面図第９図・・・この発明の第４実施例の断面図
Ｐ・・・Ｐ型半導体領域 Ｎ・・・Ｎ型半導体領域Ｅ
２．Ｅ５．Ｅ７・・・電源 工・・・電流Ｒ１〜８
．ＲＰ、−ＲＮ・・・抵抗 Ｃ・・・コンデンサＬ・
・・リアクタンス １１．１２，１３，４１，４２，４３，６１，６２，６
３，６４，６５゜８１．８２，８３，８４，９１，９２
，９３，９４，９５．９６・・・電極 ２１．２２，２３，３１，３２，５１，５２，５３，７
１，７２，７３゜７４．７５・・・端子
Claims (1)
- 【特許請求の範囲】 １、半導体Ｐ・Ｎ接合を構成し、Ｐ型半導体領域および
Ｎ型半導体領域のうち少くとも一方の領域に２個の電極
を設け、Ｐ・Ｎ接合逆方向絶縁破壊状態において、Ｐ・
Ｎ接合遷移領域における雪崩現象により生じたキャリア
の印加電界に垂直な方向の負の有効質量による負抵抗に
基づく能動的機能を前記２個の電極間に有するようにし
た半導体装置。 ２、半導体がシリコンである特許請求の範囲第１項記載
の半導体装置。 ３、Ｐ・Ｎ接合が平面接合である特許請求の範囲第１項
または第２項記載の半導体装置。 ４、Ｐ・Ｎ接合面の結晶方位が（１１１）または（１０
０）である平面接合を有する特許請求の範囲第３項記載
の半導体装置。 ５、Ｐ型半導体領域およびＮ型半導体領域のうち、前記
２個の電極を設けた領域に対するもう一方の領域に１個
の電極を設けた特許請求の範囲第１〜４項記載から選ば
れる１つの項に記載の半導体装置。 ６、Ｐ型半導体領域およびＮ型半導体領域のうち、前記
２個の電極を設けた領域に対するもう一方の領域に２個
の電極を設けた特許請求の範囲第１〜４項記載から選ば
れる１つの項に記載の半導体装置。 ７、Ｐ型半導体領域およびＮ型半導体領域のうち、少く
とも一方の領域に入力信号用の電極を２個設けた特許請
求の範囲第１〜６項から選ばれる１つの項に記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23345084A JPS61142777A (ja) | 1984-11-06 | 1984-11-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23345084A JPS61142777A (ja) | 1984-11-06 | 1984-11-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61142777A true JPS61142777A (ja) | 1986-06-30 |
| JPH0560270B2 JPH0560270B2 (ja) | 1993-09-01 |
Family
ID=16955230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23345084A Granted JPS61142777A (ja) | 1984-11-06 | 1984-11-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61142777A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229636A (en) * | 1987-09-01 | 1993-07-20 | Tatsuji Masuda | Negative effective mass semiconductor device and circuit |
| WO1999003204A1 (fr) * | 1997-07-08 | 1999-01-21 | Tatsuji Masuda | Bascule rs |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4834467A (ja) * | 1971-09-07 | 1973-05-18 |
-
1984
- 1984-11-06 JP JP23345084A patent/JPS61142777A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4834467A (ja) * | 1971-09-07 | 1973-05-18 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229636A (en) * | 1987-09-01 | 1993-07-20 | Tatsuji Masuda | Negative effective mass semiconductor device and circuit |
| WO1999003204A1 (fr) * | 1997-07-08 | 1999-01-21 | Tatsuji Masuda | Bascule rs |
| US6239638B1 (en) | 1997-07-08 | 2001-05-29 | Tatsuji Masuda | SR flip flop |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0560270B2 (ja) | 1993-09-01 |
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