JPS6112640Y2 - - Google Patents
Info
- Publication number
- JPS6112640Y2 JPS6112640Y2 JP1981168753U JP16875381U JPS6112640Y2 JP S6112640 Y2 JPS6112640 Y2 JP S6112640Y2 JP 1981168753 U JP1981168753 U JP 1981168753U JP 16875381 U JP16875381 U JP 16875381U JP S6112640 Y2 JPS6112640 Y2 JP S6112640Y2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- defective
- circuit
- decoder
- main body
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000002950 deficient Effects 0.000 claims description 43
- 239000004065 semiconductor Substances 0.000 claims description 16
- 230000015654 memory Effects 0.000 description 12
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
【考案の詳細な説明】
本考案は、不良セルを含んだメモリを正常動作
し得るように補償した半導体記憶装置に関する。
し得るように補償した半導体記憶装置に関する。
一般に、記憶装置としては、コアメモリ、半導
体ICメモリ等が使用されているが、近年、半導
体ICメモリが多用される傾向にあり、しかも、
１チツプが1Kビツトから4Kビツトと次第に大容
量化する方向に進んでいる。ところで、半導体
ICメモリは、その製造後に不良であることが判
明しても、再生することは不可能であり、例え一
つのセルが不良であつても、そのチツプは完成品
とは認められない現在、半導体ICメモリは、そ
の製造後１チツプ毎に検査を行なつて、１セルで
も不良があれば、そのチツプを不良品として処理
しているが、今後、半導体ICメモリの容量が大
になる程、製品歩留りは一層低下されるであろう
と予想される。半導体ICメモリを製造するには
膨大な手間、費用を要するものであり、それを１
チツプ中僅かな不良セルが存在するため、そのチ
ツプを廃業することは極めて不経済であり、若
し、そのような場合に、不良セルの動作を補償し
て、そのチツプとして、正常なメモリ作用をさせ
ることができれば、半導体ICメモリの歩留りは
実質的に著しく向上し、その生産コストは大幅に
低下する筈である。
体ICメモリ等が使用されているが、近年、半導
体ICメモリが多用される傾向にあり、しかも、
１チツプが1Kビツトから4Kビツトと次第に大容
量化する方向に進んでいる。ところで、半導体
ICメモリは、その製造後に不良であることが判
明しても、再生することは不可能であり、例え一
つのセルが不良であつても、そのチツプは完成品
とは認められない現在、半導体ICメモリは、そ
の製造後１チツプ毎に検査を行なつて、１セルで
も不良があれば、そのチツプを不良品として処理
しているが、今後、半導体ICメモリの容量が大
になる程、製品歩留りは一層低下されるであろう
と予想される。半導体ICメモリを製造するには
膨大な手間、費用を要するものであり、それを１
チツプ中僅かな不良セルが存在するため、そのチ
ツプを廃業することは極めて不経済であり、若
し、そのような場合に、不良セルの動作を補償し
て、そのチツプとして、正常なメモリ作用をさせ
ることができれば、半導体ICメモリの歩留りは
実質的に著しく向上し、その生産コストは大幅に
低下する筈である。
本考案は、前記の如く、１チツプ中に不良セル
が存在しても、その不良セルが無視できる様に補
償手段を継じ、不良セルが極端に多くない限り、
そのチツプに正常なメモリ作用をさせ得るように
することを目的とし、セル・アレイを有する本体
と、前記セル・アレイに不良セルが存在する場合
にその不良セルの番地を記憶させるできプログラ
ム可能なデコーダ、前記不良セルに代替すべきセ
ルを含んだRAM、前記デコーダが前記不良セル
の番地デコードした際に前記本体からの読み出し
出力の出力端への送出を禁止し且つ前記RAMの
セルからの読み出し出力を出力端へ送出する為の
制御系を含んだ補償回路部分とを備えてなること
を特徴とする半導体記憶装置を提供するもので、
以下これを詳細に説明する。第１図は、セル・ア
レイに不良セルを含んだ半導体記憶装置本体のブ
ロツク図である。第１図において、１はセル・ア
レイ、１Ａ及び１Ｂは不良セル、２はノア
（NOR）回路からなるロウ・デコーダ（Row
Decoder）、３はノア回路からなるコラム・デコ
ーダ（Column Decoder）、３Ａ及び３Ｂは不良
セル１Ａ，１Ｂに対応するデコーダの回路をそれ
ぞれ示す。
が存在しても、その不良セルが無視できる様に補
償手段を継じ、不良セルが極端に多くない限り、
そのチツプに正常なメモリ作用をさせ得るように
することを目的とし、セル・アレイを有する本体
と、前記セル・アレイに不良セルが存在する場合
にその不良セルの番地を記憶させるできプログラ
ム可能なデコーダ、前記不良セルに代替すべきセ
ルを含んだRAM、前記デコーダが前記不良セル
の番地デコードした際に前記本体からの読み出し
出力の出力端への送出を禁止し且つ前記RAMの
セルからの読み出し出力を出力端へ送出する為の
制御系を含んだ補償回路部分とを備えてなること
を特徴とする半導体記憶装置を提供するもので、
以下これを詳細に説明する。第１図は、セル・ア
レイに不良セルを含んだ半導体記憶装置本体のブ
ロツク図である。第１図において、１はセル・ア
レイ、１Ａ及び１Ｂは不良セル、２はノア
（NOR）回路からなるロウ・デコーダ（Row
Decoder）、３はノア回路からなるコラム・デコ
ーダ（Column Decoder）、３Ａ及び３Ｂは不良
セル１Ａ，１Ｂに対応するデコーダの回路をそれ
ぞれ示す。
さて、第１図の記憶装置は、ウエハ試験時に、
試験器に依り各セルをアクセスして、不良セル１
Ａ，１Ｂを予め確認しておくものとする。前記の
如く、不良セル１Ａ，１Ｂの確認を行つた上で、
第２図に見られる補償回路部分を使用して第１図
の本体の補償を行う。
試験器に依り各セルをアクセスして、不良セル１
Ａ，１Ｂを予め確認しておくものとする。前記の
如く、不良セル１Ａ，１Ｂの確認を行つた上で、
第２図に見られる補償回路部分を使用して第１図
の本体の補償を行う。
第２図において、４は半導体集積回路によつて
構成されたROM（Read Only Memory）からな
るプログラム可能なデコーダ、５は補助RAM
（Random Access Memory）、５Ａおよび５Ｂは
補助RAM５中セル、６及び７はプログラム可能
なデコーダ４により選択された語線、８及び９は
ビツト線、１０は語線６，７を入力とするNOR
回路の出力端子、Ｑはトランジスタ、Vddは電
源、Dinはデータ入力端子、Doutはデータ出力端
子をそれぞれ示す。
構成されたROM（Read Only Memory）からな
るプログラム可能なデコーダ、５は補助RAM
（Random Access Memory）、５Ａおよび５Ｂは
補助RAM５中セル、６及び７はプログラム可能
なデコーダ４により選択された語線、８及び９は
ビツト線、１０は語線６，７を入力とするNOR
回路の出力端子、Ｑはトランジスタ、Vddは電
源、Dinはデータ入力端子、Doutはデータ出力端
子をそれぞれ示す。
この補償回路部分において、プログラム可能な
デコーダ４は第１図に於ける不良セル１Ａ，１Ｂ
に対応するデコーダ回路２Ａ，３Ａ，２Ｂ，３Ｂ
と同じ回路を構成し得るもので、前記の如く、不
良セル１Ａ，１Ｂを発見してから、それに対応し
て設定できるものである。またRAM５は第１図
に於ける不良セル１Ａ，１Ｂに代る働きをなすセ
ル５Ａ，５Ｂ等を含んでいる。
デコーダ４は第１図に於ける不良セル１Ａ，１Ｂ
に対応するデコーダ回路２Ａ，３Ａ，２Ｂ，３Ｂ
と同じ回路を構成し得るもので、前記の如く、不
良セル１Ａ，１Ｂを発見してから、それに対応し
て設定できるものである。またRAM５は第１図
に於ける不良セル１Ａ，１Ｂに代る働きをなすセ
ル５Ａ，５Ｂ等を含んでいる。
本考案では、第１図に見られる如き本体と、第
２図に見られる如き補償回路部分とで半導体記憶
装置を構成する。そして前記の如く、第１図の本
体に於て不良セル１Ａ，１Ｂが発見された場合に
は、対応するデコーダ回路２Ａ，３Ａ，２Ｂ，３
Ｂと同じ機能を有するデコーダ回路を第２図の補
償回路部分に於けるプログラム可能なデコーダ４
中に予め設定しておくものとする。
２図に見られる如き補償回路部分とで半導体記憶
装置を構成する。そして前記の如く、第１図の本
体に於て不良セル１Ａ，１Ｂが発見された場合に
は、対応するデコーダ回路２Ａ，３Ａ，２Ｂ，３
Ｂと同じ機能を有するデコーダ回路を第２図の補
償回路部分に於けるプログラム可能なデコーダ４
中に予め設定しておくものとする。
今、第１図に於ける不良セル１Ａがデコーダの
回路２Ａ，３Ａにより選択されたとすると、第２
図のプログラム可能なデコーダ４では語線６がチ
ヤージ・アツプされ、NOR回路の出力端子１０
に出力が現れる。また、同時に補助RAM５に於
けるセル５Ａが語線６に依り選択され、ビツト線
８及び９に補助RAM５の出力が現われ、セル５
Ａが不良セル１Ａの代わりをするようになつてい
る。これ等の動作を第３図に依り更に詳細に説明
する。
回路２Ａ，３Ａにより選択されたとすると、第２
図のプログラム可能なデコーダ４では語線６がチ
ヤージ・アツプされ、NOR回路の出力端子１０
に出力が現れる。また、同時に補助RAM５に於
けるセル５Ａが語線６に依り選択され、ビツト線
８及び９に補助RAM５の出力が現われ、セル５
Ａが不良セル１Ａの代わりをするようになつてい
る。これ等の動作を第３図に依り更に詳細に説明
する。
尚、第３図では、第１図及び第２図に説明した
部分と同一部分で同記号で示してある。
部分と同一部分で同記号で示してある。
第１図において、Ｍは記憶装置本体、１１，１
２，１３はセンス増幅器、１４，１５，１６，１
７はアンド回路、１８はインバータ回路、１９は
オア回路、２０は出力端子、２１はAo〜Anのア
ドレス入力、２２は記憶装置本体Ｍの出力、Ｒ／
Ｗはリード・ライト制御信号をそれぞれ示す。
２，１３はセンス増幅器、１４，１５，１６，１
７はアンド回路、１８はインバータ回路、１９は
オア回路、２０は出力端子、２１はAo〜Anのア
ドレス入力、２２は記憶装置本体Ｍの出力、Ｒ／
Ｗはリード・ライト制御信号をそれぞれ示す。
図から明らかな如く、本体Ｍ及びプログラム可
能なデコーダ４にはAo〜Anなる同じアドレス入
力が加えられるようになつている。従つて、本体
Ｍの不良セルが選択されると、プログラム可能な
デコーダ４に於てもその不良セルに代替すべきセ
ルが選択されている。本体Ｍの不良セルの出力２
２はセンス増幅器１３を介してアンド回路１６に
送られる。また、プログラム可能なデコーダ４の
NOR回路出力端子１０からプログラム可能なデ
コーダ４に設定されたデコーダの回路が動作した
ことを表す信号が出力され、その信号はセンス増
幅器１１を介してインバータ回路１８に送られ
る。インバータ回路１８では、その入力信号を反
転してアンド回路１６に入力する。従つて、本体
Ｍからアンド回路１６に入力された信号はアンド
回路１６に於て禁止され、オア回路１９には送出
されない。
能なデコーダ４にはAo〜Anなる同じアドレス入
力が加えられるようになつている。従つて、本体
Ｍの不良セルが選択されると、プログラム可能な
デコーダ４に於てもその不良セルに代替すべきセ
ルが選択されている。本体Ｍの不良セルの出力２
２はセンス増幅器１３を介してアンド回路１６に
送られる。また、プログラム可能なデコーダ４の
NOR回路出力端子１０からプログラム可能なデ
コーダ４に設定されたデコーダの回路が動作した
ことを表す信号が出力され、その信号はセンス増
幅器１１を介してインバータ回路１８に送られ
る。インバータ回路１８では、その入力信号を反
転してアンド回路１６に入力する。従つて、本体
Ｍからアンド回路１６に入力された信号はアンド
回路１６に於て禁止され、オア回路１９には送出
されない。
一方、センス増幅器１１の出力はアンド回路１
７にも入力されている。そして本体Ｍの不良セル
に代替させたRAM５中のセルからの出力はセン
ス増幅器１２を介してアンド回路１７に入力され
る。従つてアンド回路１７からは出力がオア回路
１９に送られる。そこで、オア回路１９の出力端
子２０には補助RAM５からの正常な出力のみが
現れる。
７にも入力されている。そして本体Ｍの不良セル
に代替させたRAM５中のセルからの出力はセン
ス増幅器１２を介してアンド回路１７に入力され
る。従つてアンド回路１７からは出力がオア回路
１９に送られる。そこで、オア回路１９の出力端
子２０には補助RAM５からの正常な出力のみが
現れる。
前記動作説明は読出しの場合であるが、書込み
の場合も、プログラム可能なデコーダ４が作動、
即ち書込みしようとするセルが不良である場合、
最早本体Ｍに書込みを行うことは無益である。
の場合も、プログラム可能なデコーダ４が作動、
即ち書込みしようとするセルが不良である場合、
最早本体Ｍに書込みを行うことは無益である。
そこで、第３図の実施例ではリード・ライト制
御信号Ｒ／Ｗをプログラム可能なデコーダ４が作
動し５側に切り替えるようにしている。即ち、ア
ンド回路１５にはリード・ライト制御信号及びプ
ログラム可能なデコーダ４からの信号をインバー
タ回路１８で反転した信号が入力されるようにな
つており、また、アンド回路１４にはリード・ラ
イト制御信号及びプログラム可能なデコーダ４か
らの信号が反転されずに入力されるようになつて
いる。
御信号Ｒ／Ｗをプログラム可能なデコーダ４が作
動し５側に切り替えるようにしている。即ち、ア
ンド回路１５にはリード・ライト制御信号及びプ
ログラム可能なデコーダ４からの信号をインバー
タ回路１８で反転した信号が入力されるようにな
つており、また、アンド回路１４にはリード・ラ
イト制御信号及びプログラム可能なデコーダ４か
らの信号が反転されずに入力されるようになつて
いる。
前記実施例のプログラム可能なデコーダ４とし
ては半導体集積回路によつて構成されるROMを
使用するものと想定したが、不良セルの数が少な
ければ第４図に見られる如きプログラム可能なデ
コーダを使用すると便利である。尚、第４図で
は、第１図乃至第３図に関して説明した部分と同
じ部分は同記号で示してある。
ては半導体集積回路によつて構成されるROMを
使用するものと想定したが、不良セルの数が少な
ければ第４図に見られる如きプログラム可能なデ
コーダを使用すると便利である。尚、第４図で
は、第１図乃至第３図に関して説明した部分と同
じ部分は同記号で示してある。
図に於て、Ｑ１，Ｑ２はトランジスタ、SW
１，SW２は例えば押釦で閉成される機械的なス
イツチ、Ｒは抵抗、Ｎはインバータ回路をそれぞ
れしめす。尚、セル５Ａはフリツプ・フロツプ回
路で構成されている。
１，SW２は例えば押釦で閉成される機械的なス
イツチ、Ｒは抵抗、Ｎはインバータ回路をそれぞ
れしめす。尚、セル５Ａはフリツプ・フロツプ回
路で構成されている。
このプログラム可能なデコーダは、例えば第１
図に於ける不良セル１Ａ，１Ｂに対応するデコー
ダの回路２Ａ，３Ａ，２Ｂ，３Ｂと同じパターン
のデコーダを設定することができる。
図に於ける不良セル１Ａ，１Ｂに対応するデコー
ダの回路２Ａ，３Ａ，２Ｂ，３Ｂと同じパターン
のデコーダを設定することができる。
斯かるプログラム可能なデコーダを使用する
と、記憶装置を運転中にセル・アレイに於て不良
セルが発生した場合、押釦を押圧することにより
如何なるデコーダ回路でも任意に設定できる。
と、記憶装置を運転中にセル・アレイに於て不良
セルが発生した場合、押釦を押圧することにより
如何なるデコーダ回路でも任意に設定できる。
以上の説明で判るように、本考案に依れば半導
体記憶装置本体に於けるセル・アレイ中に不良セ
ルが存在する場合、付加された補償回路部分の
RAMに於けるセルで前記不良セルを代替するよ
うにしているので本体は完全に動作することがで
き、従来のごとく、若干の不良セルの存在に依
り、本体を廃棄処分する必要がなくなるので、半
導体ICメモリの製品歩留りを著しく向上するこ
とができ、生産コストは大幅に低下する。
体記憶装置本体に於けるセル・アレイ中に不良セ
ルが存在する場合、付加された補償回路部分の
RAMに於けるセルで前記不良セルを代替するよ
うにしているので本体は完全に動作することがで
き、従来のごとく、若干の不良セルの存在に依
り、本体を廃棄処分する必要がなくなるので、半
導体ICメモリの製品歩留りを著しく向上するこ
とができ、生産コストは大幅に低下する。
第１図は半導体記憶装置本体のブロツク図、第
２図は補償回路部分のブロツク図、第３図は本考
案の一実施例の動作を説明するための回路ブロツ
ク図、第４図はプログラム可能なデコーダの実施
例を示す説明図をそれぞれ表す。 図に於て、１はセル・アレイ、１Ａ及び１Ｂは
不良セル、２はロウ・デコーダ、２Ａ，２Ｂは不
良セル１Ａ，１Ｂに対応するデコーダの回路、３
はコラム・デコーダ、３Ａ及び３Ｂは不良セル１
Ａ，１Ｂに対応するデコーダの回路、４はプログ
ラム可能なデコーダ、５はRAM、５Ａ，５Ｂは
不良セル１Ａ，１Ｂと代替すべきセル、６，７は
語線、８，９はビツト線をそれぞれ示す。
２図は補償回路部分のブロツク図、第３図は本考
案の一実施例の動作を説明するための回路ブロツ
ク図、第４図はプログラム可能なデコーダの実施
例を示す説明図をそれぞれ表す。 図に於て、１はセル・アレイ、１Ａ及び１Ｂは
不良セル、２はロウ・デコーダ、２Ａ，２Ｂは不
良セル１Ａ，１Ｂに対応するデコーダの回路、３
はコラム・デコーダ、３Ａ及び３Ｂは不良セル１
Ａ，１Ｂに対応するデコーダの回路、４はプログ
ラム可能なデコーダ、５はRAM、５Ａ，５Ｂは
不良セル１Ａ，１Ｂと代替すべきセル、６，７は
語線、８，９はビツト線をそれぞれ示す。
Claims (1)
- セル・アレイを有する本体と、前記セル・アレ
イに不良セルが存在する場合にその不良セルの番
地を記憶させるべきプログラム可能なデコーダ、
前記不良セルに代替すべきセルを含んだRAM、
前記デコーダが前記不良セルの番地デコードした
際に前記本体からの読み出し出力の出力端への送
出を禁止し且つ前記RAMのセルからの読み出し
出力を出力端へ送出する為の制御系を含んだ補償
回路部分とを備えてなることを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16875381U JPS59112399U (ja) | 1981-11-12 | 1981-11-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16875381U JPS59112399U (ja) | 1981-11-12 | 1981-11-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59112399U JPS59112399U (ja) | 1984-07-28 |
| JPS6112640Y2 true JPS6112640Y2 (ja) | 1986-04-19 |
Family
ID=30368844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16875381U Granted JPS59112399U (ja) | 1981-11-12 | 1981-11-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112399U (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4830332A (ja) * | 1971-08-18 | 1973-04-21 |
-
1981
- 1981-11-12 JP JP16875381U patent/JPS59112399U/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4830332A (ja) * | 1971-08-18 | 1973-04-21 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59112399U (ja) | 1984-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100537256B1 (ko) | 반도체기억장치 | |
| US5083294A (en) | Semiconductor memory device having a redundancy | |
| JP3623454B2 (ja) | メモリ回路のワード線に対するシフト冗長スキーム回路 | |
| US4051460A (en) | Apparatus for accessing an information storage device having defective memory cells | |
| US5060230A (en) | On chip semiconductor memory arbitrary pattern, parallel test apparatus and method | |
| US5140597A (en) | Semiconductor memory device having mask rom structure | |
| CA2257740A1 (en) | Method and apparatus of column redundancy for non-volatile analog and multilevel memory integrated circuits | |
| US6751137B2 (en) | Column repair circuit in ferroelectric memory | |
| US7002858B2 (en) | Semiconductor memory device which selectively controls a local input/output line sense amplifier | |
| US4380055A (en) | Static RAM memory cell | |
| US7719915B2 (en) | Semiconductor memory device including a terminal for receiving address signal and data signal | |
| JP3756873B2 (ja) | 半導体記憶装置 | |
| KR930003251B1 (ko) | 다이나믹형 반도체기억장치와 그 기능 테스트장치 및 테스트방법 | |
| JPS6112640Y2 (ja) | ||
| US5452252A (en) | Semiconductor memory unit | |
| JP2001067892A5 (ja) | ||
| US6052767A (en) | Semiconductor device having redundant memory cell arrays and serially accessing addresses | |
| JPH0785693A (ja) | 半導体記憶装置 | |
| JP3908418B2 (ja) | 半導体記憶装置 | |
| KR100244455B1 (ko) | 잔여 데이터 라인을 이용한 센스앰프의 기준전압 발생회로 | |
| US5197031A (en) | Method for writing data in testing memory device and circuit for testing memory device | |
| JPH01199393A (ja) | 半導体記憶装置 | |
| TW314625B (ja) | ||
| JP2862943B2 (ja) | 半導体メモリ装置 | |
| JPH06259997A (ja) | 半導体記憶装置 |