JPS61121362A - 半導体素子 - Google Patents
半導体素子Info
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- JPS61121362A JPS61121362A JP59242663A JP24266384A JPS61121362A JP S61121362 A JPS61121362 A JP S61121362A JP 59242663 A JP59242663 A JP 59242663A JP 24266384 A JP24266384 A JP 24266384A JP S61121362 A JPS61121362 A JP S61121362A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
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- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用性Ｙ′ｆ）
この発明は半導体素子、特に集積化して好適な化合物半
導体素子に関する。
導体素子に関する。
（従来の技術）
従来、同一基板上に同一種類の半導体素子を多数作り込
むことが出来るような集積型の化合物半導体素子が提案
されている０例えば文献（ＩＥＥＥＥＬＥＧＴＲＯＮ
０ＥＶＩＣＥ ＬＥＴＴＥＲ，Ｅ（ＩＬ−３、［２
］（ＦＥＢＲＩＪＡＲＹ１９８４）ｐ、４３−４５）に
ＭＢＥ法で層成長させ、かつ、各素子間をポロンの打ち
込み領域で分離した内部接合型のバイポーラ集積回路の
素子構造が示されている。
むことが出来るような集積型の化合物半導体素子が提案
されている０例えば文献（ＩＥＥＥＥＬＥＧＴＲＯＮ
０ＥＶＩＣＥ ＬＥＴＴＥＲ，Ｅ（ＩＬ−３、［２
］（ＦＥＢＲＩＪＡＲＹ１９８４）ｐ、４３−４５）に
ＭＢＥ法で層成長させ、かつ、各素子間をポロンの打ち
込み領域で分離した内部接合型のバイポーラ集積回路の
素子構造が示されている。
この従来の構造を基にして、ダーリントン接続回路を構
成した素子構造の例を第３図に示す、この図において、
３０はｎｊ −ＧａＡｓ基板、３１はこの基板３０上に
形成されたｎ−ＧａＡｓコレクタ層、３２はこのコレク
タ層３１上に形成されたｐ−ＧａＡｓベース層、３３は
このベース層３２上に形成されたｎ−ＡＱＧａＡｓエミ
ッタ層、３４はこのエミツタ層３３上に形成されたｎ
−ＧａＡｓコアタクト層である。 ３５ａ、３５ｂはト
ランジスタＴ、、Ｔ２のエミッタ電極、３Ｂは基板の下
面に設けられた両トランジスタＴ１．Ｔ２に共通なコレ
クタ電極、３７ａ、３７ｂは両トランジスＴ１゜Ｔ２の
ベース電極、３８ａ 、３８ｂはベース電極を取り出す
ためのｐ９拡散領域、３９は各素子を分離するための分
離領域である。このような構造のダーリントン接続の等
価回路を第４図に示す。
成した素子構造の例を第３図に示す、この図において、
３０はｎｊ −ＧａＡｓ基板、３１はこの基板３０上に
形成されたｎ−ＧａＡｓコレクタ層、３２はこのコレク
タ層３１上に形成されたｐ−ＧａＡｓベース層、３３は
このベース層３２上に形成されたｎ−ＡＱＧａＡｓエミ
ッタ層、３４はこのエミツタ層３３上に形成されたｎ
−ＧａＡｓコアタクト層である。 ３５ａ、３５ｂはト
ランジスタＴ、、Ｔ２のエミッタ電極、３Ｂは基板の下
面に設けられた両トランジスタＴ１．Ｔ２に共通なコレ
クタ電極、３７ａ、３７ｂは両トランジスＴ１゜Ｔ２の
ベース電極、３８ａ 、３８ｂはベース電極を取り出す
ためのｐ９拡散領域、３９は各素子を分離するための分
離領域である。このような構造のダーリントン接続の等
価回路を第４図に示す。
（発明が解決しようとする問題点）
この従来の構造では二つのトランジスタＴ１及びＴ２を
電気的に分離するための分離領域３８は一般にプロトン
の打ち込み領域で形成している。
電気的に分離するための分離領域３８は一般にプロトン
の打ち込み領域で形成している。
しかしながら、プロトンの打ち込みは打ち込み深さに限
界があり、各層の層厚が薄い場合には問題がないが、最
大でも２〜３４ｍ程度の厚さまでしか対処出来ず、しか
も、その場合には打ち込みエネルギーを大きくしなけれ
ばならないという欠点があった。従って、プロトン打ち
込み領域を分離領域とする場合には、例えば素子の特性
を考慮して各層の膜厚を自由に制御することが出来る液
相ピタキシャル成長を使用することが出来ないという欠
点があった。
界があり、各層の層厚が薄い場合には問題がないが、最
大でも２〜３４ｍ程度の厚さまでしか対処出来ず、しか
も、その場合には打ち込みエネルギーを大きくしなけれ
ばならないという欠点があった。従って、プロトン打ち
込み領域を分離領域とする場合には、例えば素子の特性
を考慮して各層の膜厚を自由に制御することが出来る液
相ピタキシャル成長を使用することが出来ないという欠
点があった。
さらに、素子にオーミック電極を形成するに当り、少な
くとも５００℃程度以上の温度にウェハを加熱させるこ
とが必要となるが、このプロトン打ち込み領域は熱的に
極めて不安定な領域であるため、プロトン打ち込み領域
の形成後にこのような高温処理を行うのことが出来ない
という欠点があった。
くとも５００℃程度以上の温度にウェハを加熱させるこ
とが必要となるが、このプロトン打ち込み領域は熱的に
極めて不安定な領域であるため、プロトン打ち込み領域
の形成後にこのような高温処理を行うのことが出来ない
という欠点があった。
さらに、一般には、素子構造はコレクタ電極を基板の下
面側に設けて、この電極を集積化した各素子に対する共
通電極として用いているので、コレクタ電極に対する配
線作業が複雑で手数が掛る欠点があると共に、各素子は
単独構成とはならず、従って１回路設計が制限を受けて
いたという欠点があった。
面側に設けて、この電極を集積化した各素子に対する共
通電極として用いているので、コレクタ電極に対する配
線作業が複雑で手数が掛る欠点があると共に、各素子は
単独構成とはならず、従って１回路設計が制限を受けて
いたという欠点があった。
この発明の目的は、上述した従来の問題点を除去した構
造の半導体素子を提供することにある。
造の半導体素子を提供することにある。
（問題点を解決するための手段）
この目的の達成を図るため、この発明によれば、絶縁基
板に設けた凹所と、この凹所の内部に積層形成された部
分及びこの凹所の周囲の基板面上に延在するようにそれ
ぞれ部分的に積層形成された部分をそれぞれ有する一方
の導電型の第一半導体層及び他方の導電型の第二半導体
層と、この第二半導体層の前述の凹所の内部の部分上に
順次に積層形成された、一方の導電型の、メサ形状の第
三及び第四半導体層と、前述の第一及び第二半導体層の
前述の延在した部分上にそれぞれ対応して設けられた第
一及び第二電極と、前述の第四半導体層上に設けられた
第三電極とを具えることを特徴とする。
板に設けた凹所と、この凹所の内部に積層形成された部
分及びこの凹所の周囲の基板面上に延在するようにそれ
ぞれ部分的に積層形成された部分をそれぞれ有する一方
の導電型の第一半導体層及び他方の導電型の第二半導体
層と、この第二半導体層の前述の凹所の内部の部分上に
順次に積層形成された、一方の導電型の、メサ形状の第
三及び第四半導体層と、前述の第一及び第二半導体層の
前述の延在した部分上にそれぞれ対応して設けられた第
一及び第二電極と、前述の第四半導体層上に設けられた
第三電極とを具えることを特徴とする。
（作用）
この発明の半導体素子によれば、絶縁基板に設けた凹所
に一個の素子が形成され、しかも、凹所の周辺部の基板
面上にそれぞれ延在させて所要の半導体層の電極形成領
域を設けた独立した素子構造となっている。
に一個の素子が形成され、しかも、凹所の周辺部の基板
面上にそれぞれ延在させて所要の半導体層の電極形成領
域を設けた独立した素子構造となっている。
従って、素子間の電気的分離は、従来のようなプロトン
打ち込みによらずして、この電極形成領域を通常のエツ
チング技術を用いて成形することによって行うことが出
来る。従って、オーミック電極の形成のための高温熱処
理が容易に行えると共に、各層を液相エピタキシャル成
長法で所要の厚い層厚に成長させることが出来、素子特
性に見合った層厚に自由に設計することが出来る。
打ち込みによらずして、この電極形成領域を通常のエツ
チング技術を用いて成形することによって行うことが出
来る。従って、オーミック電極の形成のための高温熱処
理が容易に行えると共に、各層を液相エピタキシャル成
長法で所要の厚い層厚に成長させることが出来、素子特
性に見合った層厚に自由に設計することが出来る。
さらに、この素子に必要な電極はウェハの一方の面側に
形成されているので、集積化した場合の素子間の配線作
業が簡単かつ容易となる。さらに、凹所内に素子を作り
込んであるので、ブレーナ型に近い構造となる。
形成されているので、集積化した場合の素子間の配線作
業が簡単かつ容易となる。さらに、凹所内に素子を作り
込んであるので、ブレーナ型に近い構造となる。
（実施例）
以下、この発明の実施例につき説明する。
第１図はこの発明の半導体素子の構造の一実施例を概略
的に示す断面図、第２図（Ａ）〜（Ｇ’）はこの発明の
半導体素子の構造の説明に供する製造工程図である。こ
れら図において、半導体素子の構成成分の形状、寸法及
び配置関係はこの発明の構成が理解出来る程度に概略的
に示しであるにすぎない。また、断面を表わすハツチン
グ等は省略して示す。
的に示す断面図、第２図（Ａ）〜（Ｇ’）はこの発明の
半導体素子の構造の説明に供する製造工程図である。こ
れら図において、半導体素子の構成成分の形状、寸法及
び配置関係はこの発明の構成が理解出来る程度に概略的
に示しであるにすぎない。また、断面を表わすハツチン
グ等は省略して示す。
また、以下の実施例においては、−例として、ＧａＡｓ
／ ＡＱＧａＡｓ系化合物半導体であって、第一導電型
をｎ導電型とし、第二導電型をｐ導電型としたバイポー
ラトランジスタの場合につき説明する。
／ ＡＱＧａＡｓ系化合物半導体であって、第一導電型
をｎ導電型とし、第二導電型をｐ導電型としたバイポー
ラトランジスタの場合につき説明する。
第１図はウェハ面に垂直な面内に取って示した一つの素
子の断面図である。素子の基板はＧａＡｓ絶縁基板ｌと
し、この基板１にトランジスタを作り込むに適した形状
の凹所２を有している。この凹所２の内部の基板面ｌａ
上にｎ導電型の第一半導体層３とＰ導電型の第二半導体
層６とを積層形成すると共に、この凹所２外の周囲の基
板面ｌｂ上に延在するようにそれぞれ部分的に積層形成
している。この凹所２内の第一半導体層３の部分を３ａ
とし、第二半導体層６の部分を８ａとして示し、それぞ
れの延在する部分を３ｂ及び８ｂで示す。
子の断面図である。素子の基板はＧａＡｓ絶縁基板ｌと
し、この基板１にトランジスタを作り込むに適した形状
の凹所２を有している。この凹所２の内部の基板面ｌａ
上にｎ導電型の第一半導体層３とＰ導電型の第二半導体
層６とを積層形成すると共に、この凹所２外の周囲の基
板面ｌｂ上に延在するようにそれぞれ部分的に積層形成
している。この凹所２内の第一半導体層３の部分を３ａ
とし、第二半導体層６の部分を８ａとして示し、それぞ
れの延在する部分を３ｂ及び８ｂで示す。
このｎ導電型の第−半導体層３は高不純物儂度層（ｎ”
−ＧａＡｓ層）４及びｎ −ＧａＡｓ層５と具えてい
る。 ｆ −ＧａＡｓ１４はバー、ファ層として作用す
ると共に、後述する電極の形成を容易にするように作用
し、凹所２内の部分を４ａとし、基板面ｌｂ上に延在す
る部分を４ｂとする。一方、ｎ −ＧａＡｓ層５はコレ
クタ層で、凹所２内の部分を５ａとし、基板面１ｂ上に
延在する部分を５ｂとする。このｎ導電型の各層４．５
の、基板面ｌｂ上に形成した部分４ｂ、５ｂはエツチン
グ処理してコレクタ電極形成領域とする。また、ｐ−Ｇ
ａＡｓ層６はベース層を構成し、このベース層６の凹所
２内の部分を６ａとし、基板面ｌｂ上に延在した部分を
６ｂとし、この部分をエツチング処理してベース電極形
成領域としている。
−ＧａＡｓ層）４及びｎ −ＧａＡｓ層５と具えてい
る。 ｆ −ＧａＡｓ１４はバー、ファ層として作用す
ると共に、後述する電極の形成を容易にするように作用
し、凹所２内の部分を４ａとし、基板面ｌｂ上に延在す
る部分を４ｂとする。一方、ｎ −ＧａＡｓ層５はコレ
クタ層で、凹所２内の部分を５ａとし、基板面１ｂ上に
延在する部分を５ｂとする。このｎ導電型の各層４．５
の、基板面ｌｂ上に形成した部分４ｂ、５ｂはエツチン
グ処理してコレクタ電極形成領域とする。また、ｐ−Ｇ
ａＡｓ層６はベース層を構成し、このベース層６の凹所
２内の部分を６ａとし、基板面ｌｂ上に延在した部分を
６ｂとし、この部分をエツチング処理してベース電極形
成領域としている。
この凹所２の内部のｐ −ＧａＡｓ層部分Ｂａ上に順次
に積層形成されたメサ形状の層は第三及び第四半導体層
７及び８をそれぞれ構成するｎ −ＡＱＧａＡｓ層及び
ｎ−ＧａＡｓ層であり、このｎ−ＡＱＧａＡｓ層７はエ
ミツタ層を構成し、ｎ −ＧａＡｓ層８は電極形成を容
易、にするためのコンタクト層（又はキャップ層ともい
う）を形成している。
に積層形成されたメサ形状の層は第三及び第四半導体層
７及び８をそれぞれ構成するｎ −ＡＱＧａＡｓ層及び
ｎ−ＧａＡｓ層であり、このｎ−ＡＱＧａＡｓ層７はエ
ミツタ層を構成し、ｎ −ＧａＡｓ層８は電極形成を容
易、にするためのコンタクト層（又はキャップ層ともい
う）を形成している。
第−半導体層３の電極形成領域３ａ上には第一電極９と
して例えばＡｕＧｅ旧−Ａｕから成るオーム性コレクタ
電極を具え、ｐ−ＧａＡｓベース層６の電極形成領域ｅ
ａ上には第二電極ｌＯとして例えばＴｉ−Ｐｔ−Ａｕか
ら成るオーム性ベース電極を具え、ざらにｎ−ＧａＡｓ
コンタクト暦８上には第三電極１１として例えばＡｕＧ
ｅＮ ｉ −Ａｕから成るオーム性エミッタ電極を具え
ている。
して例えばＡｕＧｅ旧−Ａｕから成るオーム性コレクタ
電極を具え、ｐ−ＧａＡｓベース層６の電極形成領域ｅ
ａ上には第二電極ｌＯとして例えばＴｉ−Ｐｔ−Ａｕか
ら成るオーム性ベース電極を具え、ざらにｎ−ＧａＡｓ
コンタクト暦８上には第三電極１１として例えばＡｕＧ
ｅＮ ｉ −Ａｕから成るオーム性エミッタ電極を具え
ている。
このように、この半導体素子の構造では、トランジスタ
は絶縁基板ｌの凹所２内に積層して形成されていて、こ
の積層されたコンタクト層８上にエミッタ電極を具え、
凹所２外の周囲の基板面１ｂには、バッファ層４ｂ及び
コレクタ層５ｂからなるコレクタ電極形成領域３ｂと、
ベース層６のベース電極形成領域６ｂとが隣接する他の
トランジスタとは電気的に分離されて設けられた構造と
なっている。
は絶縁基板ｌの凹所２内に積層して形成されていて、こ
の積層されたコンタクト層８上にエミッタ電極を具え、
凹所２外の周囲の基板面１ｂには、バッファ層４ｂ及び
コレクタ層５ｂからなるコレクタ電極形成領域３ｂと、
ベース層６のベース電極形成領域６ｂとが隣接する他の
トランジスタとは電気的に分離されて設けられた構造と
なっている。
次に、この素子の構造の理解を一層容易にするため、第
２図（Ａ）〜（Ｇ）を参照してその製造方法につき簡単
に説明する。
２図（Ａ）〜（Ｇ）を参照してその製造方法につき簡単
に説明する。
先ず、ＧａＡｓ絶縁性基板１を用意し、その一方の基板
面に対してメサエッチングを行って凹所２を形成する（
第２図（Ａ） ） 。
面に対してメサエッチングを行って凹所２を形成する（
第２図（Ａ） ） 。
次に、この凹所２内の基板面１ａ及び凹所２外の平担な
基板面ｌｂ上に、液相エピタキシャル成長法を用いて、
基板面側からイーＧａＡｓ層４、ｎ −ＧａＡｓ層５、
ｐ −ＧａＡｓ層６、ｎ −ＡＱ ＧａＡｓ層７及びｎ
−ＧａＡｓ層８を順次に結晶成長させて積層させる（
第２図（Ｂ））。
基板面ｌｂ上に、液相エピタキシャル成長法を用いて、
基板面側からイーＧａＡｓ層４、ｎ −ＧａＡｓ層５、
ｐ −ＧａＡｓ層６、ｎ −ＡＱ ＧａＡｓ層７及びｎ
−ＧａＡｓ層８を順次に結晶成長させて積層させる（
第２図（Ｂ））。
続いて、適当なマスクを用いて、凹所２内のエミッタ領
域１２以外のｎ−ＧａＡｓ層８をエツチング除去し、エ
ミッタ領域１２にキャップＷ８として残存形成する（第
２図（１１；））、この場合、エツチング液として、Ｇ
ａＡｓ層はエツチングするがＡＱＧａＡｓ層はエツチン
グしないような例えばリン酸−過酸化水素系のエツチン
グ液を用いる。
域１２以外のｎ−ＧａＡｓ層８をエツチング除去し、エ
ミッタ領域１２にキャップＷ８として残存形成する（第
２図（１１；））、この場合、エツチング液として、Ｇ
ａＡｓ層はエツチングするがＡＱＧａＡｓ層はエツチン
グしないような例えばリン酸−過酸化水素系のエツチン
グ液を用いる。
次に、ＡＱＧａＡｓ層をエツチングするがＧａＡｓ層は
エツチングしないようなエツチング液例えばフッ酸−過
酸化水素系エツチング液で、キャップ層８の下側部分以
外のｎ−ＡＱＧａＡｓ層７をエツチング除去し、キャッ
プ層８の下側部分にエミツタ層７を残存形成する（第２
図（Ｄ））。
エツチングしないようなエツチング液例えばフッ酸−過
酸化水素系エツチング液で、キャップ層８の下側部分以
外のｎ−ＡＱＧａＡｓ層７をエツチング除去し、キャッ
プ層８の下側部分にエミツタ層７を残存形成する（第２
図（Ｄ））。
次に、ＧａＡｓ用のエツチング液と適当なマスクを用い
て、エミッタ電極領域１２及びベース電極領域１３以外
のＧａＡｓ層６をエツチング除去し、凹所２内の部分８
ａとベース電極形成領域６ｂとを残存形成する（第２図
（Ｅ））。
て、エミッタ電極領域１２及びベース電極領域１３以外
のＧａＡｓ層６をエツチング除去し、凹所２内の部分８
ａとベース電極形成領域６ｂとを残存形成する（第２図
（Ｅ））。
次に、ＧａＡｓ用のエツチング液と適当なマスクを用い
て、エミッタ電極領域１２、ベース電極領域１３及びコ
レクタ電極領域１４以外のｎ−及びイーＧａＡｓ層５及
び４をエツチング除去し凹所２内の部分５ａ４ａとコレ
クタ電極形成領域３ｂ（５ｂ、４ｂ）とを残存形成する
（第２図ＣＦ））。
て、エミッタ電極領域１２、ベース電極領域１３及びコ
レクタ電極領域１４以外のｎ−及びイーＧａＡｓ層５及
び４をエツチング除去し凹所２内の部分５ａ４ａとコレ
クタ電極形成領域３ｂ（５ｂ、４ｂ）とを残存形成する
（第２図ＣＦ））。
次に、コレクタ電極形成領−３ｂ上に、ｎ −ＧａＡｇ
に対してオーム性電極となる１例えば、ＡｕＧｅ旧−Ａ
ｕ電極９を形成し、ベース電極形成領域６ｂ上にはｐ
−ＧａＡｓに対してオーム性電極となる１例えば、Ｔｉ
−Ｐｔ−Ａｕ電電極ｌ上形成し、及びエミッタ電極領域
１２のキャップ暦８上にはｎ−ＧａＡｓに対してオーム
性電極となる、例えば、ＡｕＧｅＮｉ −Ａｕ電極を形
成して、このバイポーラトランジスタを完成する（第２
図（Ｇｌ））。
に対してオーム性電極となる１例えば、ＡｕＧｅ旧−Ａ
ｕ電極９を形成し、ベース電極形成領域６ｂ上にはｐ
−ＧａＡｓに対してオーム性電極となる１例えば、Ｔｉ
−Ｐｔ−Ａｕ電電極ｌ上形成し、及びエミッタ電極領域
１２のキャップ暦８上にはｎ−ＧａＡｓに対してオーム
性電極となる、例えば、ＡｕＧｅＮｉ −Ａｕ電極を形
成して、このバイポーラトランジスタを完成する（第２
図（Ｇｌ））。
上述した実施例では一個のバイポーラトランジスタにつ
き説明したが、同一絶縁基板上に多数個の独立したバイ
ポーラトランジスタを前述と同様な工程で同時に作り込
んで、これらのトランジスタ間に配線を施すことにより
、集積化素子が完成する。
き説明したが、同一絶縁基板上に多数個の独立したバイ
ポーラトランジスタを前述と同様な工程で同時に作り込
んで、これらのトランジスタ間に配線を施すことにより
、集積化素子が完成する。
この発明は上述した実施例にのみに限定されるものでは
ないこと明らかである０例えば、絶縁基板上に積層させ
る各層の導電型は上述した実施例とは反対導電型の層と
しても良い、さらに、この素子を構成する暦としては上
述した層以外の層を含んでいても良い。
ないこと明らかである０例えば、絶縁基板上に積層させ
る各層の導電型は上述した実施例とは反対導電型の層と
しても良い、さらに、この素子を構成する暦としては上
述した層以外の層を含んでいても良い。
また、化合物半導体材料としてＧａＡｇ／ ＡＱＧａＡ
ｓ系以外の材料を使用して構成することも出来る。
ｓ系以外の材料を使用して構成することも出来る。
（発明の効果）
上述した説明からも明らかなように、この発明の半導体
素子によれば、素子間の電気的分離は、従来のようなプ
ロトン打ち込みによらずに、通常のエツチング技術を用
いて行うことが出来る。
素子によれば、素子間の電気的分離は、従来のようなプ
ロトン打ち込みによらずに、通常のエツチング技術を用
いて行うことが出来る。
従って、オーミック電極の形成のための高温熱処理が容
易に行えると共に、素子特性に見合った層厚に自由に設
計することが出来る。
易に行えると共に、素子特性に見合った層厚に自由に設
計することが出来る。
さらに、素子を集積化した場合の素子間の配線作業が簡
単かつ容易となる。さらに、凹所内に素子を作り込んで
あるので、ブレーナ型に近い構造となる。
単かつ容易となる。さらに、凹所内に素子を作り込んで
あるので、ブレーナ型に近い構造となる。
第１図はこの発明の半導体素子の構造の一実施例を概略
的に示す断面図、 第２図（Ａ）〜（Ｇ）はこの発明の半導体素子の製造の
説明に供する製造工程図、 ＄３図は従来の半導体素子の構造の説明に供するダーリ
ントン接続回路を構成した場合の断面図、 第４図は第３図の等価回路図である。 １・・・絶縁基板、 ２・・・凹所３・・・第一半
導体層 ３ａ・・・第一半導体層の凹所内の部分３ｂ・・・第一
半導体層の延在部分 ４・・・高不純物濃度層（ｎ’ −ＧａＡｓ層）４ａ・
・・高不純物濃度層の凹所内の部分４ｂ・・・高不純物
浸度層の延在部分 ５・・・コレクタ層 ５ａ・・・コレクタ層の凹所内の部分 ５ｂ・・・コレクタ層の延在部分 ６・・・第二半導体層 ８ａ・・・第二半導体層の凹所内の部分６ｂ・・・第二
半導体層の延在部分 ７・・・第三半導体層、 ８・・・第四半導体層９・
・・第一電極、 ！０・・・第二電極１１・・・第
三電極、 １２・・・エミッタ電極領域１３・・・
ベース電極領域、１４・・・コレクタ電極領域。 特許出願人 沖電気工業株式会社Ｃ）１ −Ｎ Ｑ 巾 手続補正書 昭和８０年ｌＩ月２９日
的に示す断面図、 第２図（Ａ）〜（Ｇ）はこの発明の半導体素子の製造の
説明に供する製造工程図、 ＄３図は従来の半導体素子の構造の説明に供するダーリ
ントン接続回路を構成した場合の断面図、 第４図は第３図の等価回路図である。 １・・・絶縁基板、 ２・・・凹所３・・・第一半
導体層 ３ａ・・・第一半導体層の凹所内の部分３ｂ・・・第一
半導体層の延在部分 ４・・・高不純物濃度層（ｎ’ −ＧａＡｓ層）４ａ・
・・高不純物濃度層の凹所内の部分４ｂ・・・高不純物
浸度層の延在部分 ５・・・コレクタ層 ５ａ・・・コレクタ層の凹所内の部分 ５ｂ・・・コレクタ層の延在部分 ６・・・第二半導体層 ８ａ・・・第二半導体層の凹所内の部分６ｂ・・・第二
半導体層の延在部分 ７・・・第三半導体層、 ８・・・第四半導体層９・
・・第一電極、 ！０・・・第二電極１１・・・第
三電極、 １２・・・エミッタ電極領域１３・・・
ベース電極領域、１４・・・コレクタ電極領域。 特許出願人 沖電気工業株式会社Ｃ）１ −Ｎ Ｑ 巾 手続補正書 昭和８０年ｌＩ月２９日
Claims (1)
- 絶縁基板に設けた凹所と、該凹所の内部に積層形成さ
れた部分及び該凹所の周囲の基板面上に延在するように
それぞれ部分的に積層形成された部分をそれぞれ有する
一方の導電型の第一半導体層及び他方の導電型の第二半
導体層と、該第二半導体層の前記凹所の内部の部分上に
順次に積層形成された、一方の導電型の、メサ形状の第
三及び第四半導体層と、前記第一及び第二半導体層の前
記延在した部分上にそれぞれ対応して設けられた第一及
び第二電極と、前記第四半導体層上に設けられた第三電
極とを具えることを特徴とする半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59242663A JPS61121362A (ja) | 1984-11-17 | 1984-11-17 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59242663A JPS61121362A (ja) | 1984-11-17 | 1984-11-17 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61121362A true JPS61121362A (ja) | 1986-06-09 |
Family
ID=17092388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59242663A Pending JPS61121362A (ja) | 1984-11-17 | 1984-11-17 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61121362A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6218761A (ja) * | 1985-07-18 | 1987-01-27 | Matsushita Electric Ind Co Ltd | ヘテロ接合トランジスタの製造方法 |
-
1984
- 1984-11-17 JP JP59242663A patent/JPS61121362A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6218761A (ja) * | 1985-07-18 | 1987-01-27 | Matsushita Electric Ind Co Ltd | ヘテロ接合トランジスタの製造方法 |
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