JPS61120978A - デジタル信号発生装置 - Google Patents
デジタル信号発生装置Info
- Publication number
- JPS61120978A JPS61120978A JP59243835A JP24383584A JPS61120978A JP S61120978 A JPS61120978 A JP S61120978A JP 59243835 A JP59243835 A JP 59243835A JP 24383584 A JP24383584 A JP 24383584A JP S61120978 A JPS61120978 A JP S61120978A
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- JP
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- current
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、例えば半導体集積回路のテストに用いられる
デジタル信号発生装置に関するものである。
デジタル信号発生装置に関するものである。
（従来の技術）
例えば、デジタル半導本集積回路のテストに用いるデジ
タル信号発生装置としては、ハイレベルおよびローレベ
ルが自由に設定できること、ハイレベル出力、ローレベ
ル出力およびハイインピーダンス出力が得られるトライ
ステート初年が可能なこと、高速出力が得られること、
出力が保護できることなどが必要である。
タル信号発生装置としては、ハイレベルおよびローレベ
ルが自由に設定できること、ハイレベル出力、ローレベ
ル出力およびハイインピーダンス出力が得られるトライ
ステート初年が可能なこと、高速出力が得られること、
出力が保護できることなどが必要である。
第４図は、このような従来の装置の一例を示すブロック
図である。第４図に６３いて、Ｖ＋＋はハイレベル電源
端子、Ｖ＋−はローレベル電源端子であリ、これら電源
端子ＶＨ、ＶＬ間にはスイッチ回路ＳＷａどＳ Ｗ ｂ
が直列に接続されＣいるａＴａは’１”、”Ｏ”で表わ
されるデジタルパターン信号の入力端子、Ｔｂはトライ
ステート動作を制御するための制御２Ｉ１信号の入力端
子である。入力端子ＴａはインバータｆＮＶを介してゲ
ートＧａの一方の入力端子に接続されるとともに直接ゲ
ートＱｂの一方の入力端子に接続され、入力端子Ｔｂは
直接ゲート（３ａの他方の入力端子に接続されるととも
にゲートＧｂの他方の入力端子に接続されでいる。これ
らゲート（３ａ 、Ｑｂの出力信号はスイッチ回路ＳＷ
ａ、ＳＷｂの開閉υＪｉｌｔ信号として用いられるもの
であり、ゲートＱａの出力信号はスイッチ回路ＳＷａに
加えられ、ゲートＧｅｌの出力信号はスイッチ回路ＳＷ
ａに加えられている。スイッチ回路ＳＷａとＳＷｂの接
続点には出力抵抗ＲＯを介して装置の出力端子丁Ｏが接
続されている。
図である。第４図に６３いて、Ｖ＋＋はハイレベル電源
端子、Ｖ＋−はローレベル電源端子であリ、これら電源
端子ＶＨ、ＶＬ間にはスイッチ回路ＳＷａどＳ Ｗ ｂ
が直列に接続されＣいるａＴａは’１”、”Ｏ”で表わ
されるデジタルパターン信号の入力端子、Ｔｂはトライ
ステート動作を制御するための制御２Ｉ１信号の入力端
子である。入力端子ＴａはインバータｆＮＶを介してゲ
ートＧａの一方の入力端子に接続されるとともに直接ゲ
ートＱｂの一方の入力端子に接続され、入力端子Ｔｂは
直接ゲート（３ａの他方の入力端子に接続されるととも
にゲートＧｂの他方の入力端子に接続されでいる。これ
らゲート（３ａ 、Ｑｂの出力信号はスイッチ回路ＳＷ
ａ、ＳＷｂの開閉υＪｉｌｔ信号として用いられるもの
であり、ゲートＱａの出力信号はスイッチ回路ＳＷａに
加えられ、ゲートＧｅｌの出力信号はスイッチ回路ＳＷ
ａに加えられている。スイッチ回路ＳＷａとＳＷｂの接
続点には出力抵抗ＲＯを介して装置の出力端子丁Ｏが接
続されている。
このような構成において、スイッチ回路ＳＷａがオンで
ＳＷｂがオフの状態ではハイレベルの信号が出力され、
スイッチ回路ＳＷａがオフでＳＷｂがオンの状態ではロ
ーレベルの信号が出力され、スイッチ回路ＳＷａおよび
ＳＷｂがいずれもオフの状態では出力はハイインピーダ
ンスになる。
ＳＷｂがオフの状態ではハイレベルの信号が出力され、
スイッチ回路ＳＷａがオフでＳＷｂがオンの状態ではロ
ーレベルの信号が出力され、スイッチ回路ＳＷａおよび
ＳＷｂがいずれもオフの状態では出力はハイインピーダ
ンスになる。
（発明が解決しようとする問題点）
しかし、第４図の構成によれば、スイッチ回路ＳＷａお
よびＳＷｂとして比較的耐圧が高く高速の素子を用いな
ければならず、コストが高くなってしまう。また、出力
回路を保護するためには別途保護回路を設けなければな
らず、さらにコストを高めることになる。
よびＳＷｂとして比較的耐圧が高く高速の素子を用いな
ければならず、コストが高くなってしまう。また、出力
回路を保護するためには別途保護回路を設けなければな
らず、さらにコストを高めることになる。
本発明は、このような点に着目してなされたものであっ
て、その目的は、比較的簡単な構成で、デジタル半導体
集積回路のテストに必要な特性を有し、低コストのデジ
タル信号発生装置を提供することにある。
て、その目的は、比較的簡単な構成で、デジタル半導体
集積回路のテストに必要な特性を有し、低コストのデジ
タル信号発生装置を提供することにある。
（問題点を解決するための手段）
このような目的を達成する本発明は、ハイレベル設定電
源と、出力電流の状態として０、Ｉ、２■の３状態がと
れる第１の電流源と、出力電流の状態として０、−Ｉ、
−２Ｉの３状態がとれる第２の電流源と、ローレベル設
定電源と、７ノードが第１の電流源の出力端子に接続さ
れカソードがハイレベル設定電源の出力端子に接続され
た第１のダイオードと、アノードが第１の電流源の出力
端子に接続されカソードが装置の出力端子に接続された
第２のダイオードと、カソードが装置の出力端子に接続
されカソードが第２の電流源の出力端子に接続された第
３のダイオードと、アノードがローレベル設定電源に接
続されカソードが第２の電流源に接続された第４のダイ
オードとで構成され、ハイレベル状態では第１の電流源
の出力電流を２ｆにして第２の電流源の出力電流を−［
にし、０−レベル状態では第１の電流源の出力電流をｒ
にして第２の電流源の出力電流を一２丁にし、ハイイン
ピーダンス状態では第１．第２の電流源の出力電流を０
にすることを特徴とする。
源と、出力電流の状態として０、Ｉ、２■の３状態がと
れる第１の電流源と、出力電流の状態として０、−Ｉ、
−２Ｉの３状態がとれる第２の電流源と、ローレベル設
定電源と、７ノードが第１の電流源の出力端子に接続さ
れカソードがハイレベル設定電源の出力端子に接続され
た第１のダイオードと、アノードが第１の電流源の出力
端子に接続されカソードが装置の出力端子に接続された
第２のダイオードと、カソードが装置の出力端子に接続
されカソードが第２の電流源の出力端子に接続された第
３のダイオードと、アノードがローレベル設定電源に接
続されカソードが第２の電流源に接続された第４のダイ
オードとで構成され、ハイレベル状態では第１の電流源
の出力電流を２ｆにして第２の電流源の出力電流を−［
にし、０−レベル状態では第１の電流源の出力電流をｒ
にして第２の電流源の出力電流を一２丁にし、ハイイン
ピーダンス状態では第１．第２の電流源の出力電流を０
にすることを特徴とする。
（実施例）
以下、図面を用いて詳細にび（明する。
第１図は、本発明の一実施例を示すブロック図である。
第１図において、１−ＩＬは端子ＶＨにハイレベルの信
号を直流レベルで与えるハイレベル設定電源、ｒＳｌは
制御回路ＣＬ＋から加えられる制御信号に応じて０、Ｉ
、２Ｉの３状態の電流を出力する第１の電流源、１３２
は制御回路ＣＬ２から加えられる制御信号に応じて０、
−丁、−２■の３状態の電流を出力する第２の電流源、
ＬＬは端子ＶＬにローレベルの信号を直流レベルで与え
るローレベル設定電源である。Ｄｌはアノードが第１の
電流源ＩＳ＋の出力端子に接ｖｃされカソードがハイレ
ベル設定電源ＨＬの出力端子に接続された第１のダイオ
ード、Ｄ２はアノードが第１の電流源ＩＳ＋の出力端子
に接続されカソードが装置の出力端子ＴＯに接続された
第２のダイオード、Ｄ３はカソードが装置の出力端子Ｔ
Ｏに接続されカソードが第２の電流源ＩＳ２の出力端子
に接続された第３のダイオード、Ｄ４はアノードがロー
レベル設定電源ＬＬに接続されカソードが第２の電流源
ＩＳ２に接続された第４のダイオードである。なお、ダ
イオードＤ１とＤ２およびり。
号を直流レベルで与えるハイレベル設定電源、ｒＳｌは
制御回路ＣＬ＋から加えられる制御信号に応じて０、Ｉ
、２Ｉの３状態の電流を出力する第１の電流源、１３２
は制御回路ＣＬ２から加えられる制御信号に応じて０、
−丁、−２■の３状態の電流を出力する第２の電流源、
ＬＬは端子ＶＬにローレベルの信号を直流レベルで与え
るローレベル設定電源である。Ｄｌはアノードが第１の
電流源ＩＳ＋の出力端子に接ｖｃされカソードがハイレ
ベル設定電源ＨＬの出力端子に接続された第１のダイオ
ード、Ｄ２はアノードが第１の電流源ＩＳ＋の出力端子
に接続されカソードが装置の出力端子ＴＯに接続された
第２のダイオード、Ｄ３はカソードが装置の出力端子Ｔ
Ｏに接続されカソードが第２の電流源ＩＳ２の出力端子
に接続された第３のダイオード、Ｄ４はアノードがロー
レベル設定電源ＬＬに接続されカソードが第２の電流源
ＩＳ２に接続された第４のダイオードである。なお、ダ
イオードＤ１とＤ２およびり。
とＱ４はそれぞれベアダイオードを用いる。
第２図は、第１図の要部の真１本例を示１回路図である
。第１の電流源ＩＳ＋は、トランジスタＱ！ 、Ｃ２で
構成され制御回路ＣＬ＋から加えられる制御信号により
オン、オフ制御される第１の力−レントス・イッチＣ８
ａと、トランジスタＱ３ 。
。第１の電流源ＩＳ＋は、トランジスタＱ！ 、Ｃ２で
構成され制御回路ＣＬ＋から加えられる制御信号により
オン、オフ制御される第１の力−レントス・イッチＣ８
ａと、トランジスタＱ３ 。
Ｃ４で構成され制御回路ＣＬ＋かう加えられる制′ｎ信
号によりオン、オフ制御される第２のカーレントスイッ
チＣ８ｂおよびカスコードトランジスタＱ５とで構成さ
れている。一方、第２の電流源ｒＳ２は、トランジスタ
Ｑｅ 、Ｃ７で構成され制御回路ＣＬ２かう加えられ
る制御信号によりオン、オフ制御される第３のカーレン
トスイッチＣ８Ｃと、トランジスタＱｓ 、Ｑ９で構
成され制御回路ＣＬ２から加えられる制御信号によりオ
ン、オフ制御される第４のカーレントスイッチＣ８ｄ
＃よびカスコードトランジスタＱ＋ｏで構成されている
。なお、各カーレントスイッチＣ８ａ −Ｃ８’ｄから
は、それぞれ等しい電流値■の電流１ａ〜ｆｄが出力さ
れるように構成されている。
号によりオン、オフ制御される第２のカーレントスイッ
チＣ８ｂおよびカスコードトランジスタＱ５とで構成さ
れている。一方、第２の電流源ｒＳ２は、トランジスタ
Ｑｅ 、Ｃ７で構成され制御回路ＣＬ２かう加えられ
る制御信号によりオン、オフ制御される第３のカーレン
トスイッチＣ８Ｃと、トランジスタＱｓ 、Ｑ９で構
成され制御回路ＣＬ２から加えられる制御信号によりオ
ン、オフ制御される第４のカーレントスイッチＣ８ｄ
＃よびカスコードトランジスタＱ＋ｏで構成されている
。なお、各カーレントスイッチＣ８ａ −Ｃ８’ｄから
は、それぞれ等しい電流値■の電流１ａ〜ｆｄが出力さ
れるように構成されている。
このように構成された回路の動作について説明する。第
３図は、第２図の主要素子の動作状態図である。各制御
回路ＣＬ＋ 、Ｃ１０は、出力の状態に応じて各カー
レントスイッチＣ８ａ〜Ｃ８ｄが第３図のオン４オフ状
態になるように制御する制御信号を出力する。出力がハ
イレベルの状態では、カーレントスイッチＣ８ａ ；Ｂ
よびＣ８ｂがオンになることから吐出側電流は２■にな
り、カーレントスイッチＣ８ｃがオフになってＣ８ｄが
オンになることから吸入側電流はＩになり、出力レベル
はこれらの差■により上昇する。そして、出力レベルが
ｖＨに近づくとダイオード０１はオンになり、差分はダ
イオードＤ＋を介してハイレベル設定電源ＨＬに流れ込
む。負荷が無い場合には、ダイオードＤ＋ 、’Ｄ２
に流れる電流は等しくなってダイオードＤ＋ 、Ｄｉ
の特性が等しいことから出力レベルＶＯはＶＨになる。
３図は、第２図の主要素子の動作状態図である。各制御
回路ＣＬ＋ 、Ｃ１０は、出力の状態に応じて各カー
レントスイッチＣ８ａ〜Ｃ８ｄが第３図のオン４オフ状
態になるように制御する制御信号を出力する。出力がハ
イレベルの状態では、カーレントスイッチＣ８ａ ；Ｂ
よびＣ８ｂがオンになることから吐出側電流は２■にな
り、カーレントスイッチＣ８ｃがオフになってＣ８ｄが
オンになることから吸入側電流はＩになり、出力レベル
はこれらの差■により上昇する。そして、出力レベルが
ｖＨに近づくとダイオード０１はオンになり、差分はダ
イオードＤ＋を介してハイレベル設定電源ＨＬに流れ込
む。負荷が無い場合には、ダイオードＤ＋ 、’Ｄ２
に流れる電流は等しくなってダイオードＤ＋ 、Ｄｉ
の特性が等しいことから出力レベルＶＯはＶＨになる。
出力がローレベルの状態では、カーレントスイッチＣ８
ａがオフになってＣ８ｂがオンになることから吐出側電
流は■になり、カーレントスイッチＣ８ｃ ａよびＣ８
ｄがオフになることから吸入側電流は２■になり、出力
レベルはこれらの差Ｉにより低下する。そして、出力レ
ベルが■、に近づくとダイオードＤｄはオンになり、差
分はダイオードＤ４を介してローレベル設定電源ＬＬか
ら出力される。負荷が無い場合には、ダイオードＤ３
、Ｑ４に流れる電流は等しくなってダイオードＯｘ、
Ｄａの特性が等しいことから出力レベルＶｏはＶＬにな
り、出力レベルはダイオードＤ、ＩによりＶＬのレベル
にクランプされることになる。ハイ−インピーダンス状
態ではカーレントスイッチＣ８ａ〜Ｃ８ｄはいずれもオ
フになり、出力はハイインピーダンスになる。
ａがオフになってＣ８ｂがオンになることから吐出側電
流は■になり、カーレントスイッチＣ８ｃ ａよびＣ８
ｄがオフになることから吸入側電流は２■になり、出力
レベルはこれらの差Ｉにより低下する。そして、出力レ
ベルが■、に近づくとダイオードＤｄはオンになり、差
分はダイオードＤ４を介してローレベル設定電源ＬＬか
ら出力される。負荷が無い場合には、ダイオードＤ３
、Ｑ４に流れる電流は等しくなってダイオードＯｘ、
Ｄａの特性が等しいことから出力レベルＶｏはＶＬにな
り、出力レベルはダイオードＤ、ＩによりＶＬのレベル
にクランプされることになる。ハイ−インピーダンス状
態ではカーレントスイッチＣ８ａ〜Ｃ８ｄはいずれもオ
フになり、出力はハイインピーダンスになる。
このように構成することにより、出力の立ちとがり時間
および立ち下がり時間は、出力部ｆｆｉ ＣＬの充電時
間によって決まることになる。ここで、スルーレートＳ
ＲはＴ ／ ＣＬで決まるので、電流源の出力電流を大
きくすることによって高速性を高めることができる。
および立ち下がり時間は、出力部ｆｆｉ ＣＬの充電時
間によって決まることになる。ここで、スルーレートＳ
ＲはＴ ／ ＣＬで決まるので、電流源の出力電流を大
きくすることによって高速性を高めることができる。
また、出力のオフセットはダイオードのバランスのみで
決まることになり、小ざな値になる。なお、負荷電流が
流れることにより、ダイオードＤ１ 、Ｑ４を流れる電
流が変化してダイオードＤ１とＱ２およびＱ３とＱ４の
バランスがくずれるが、これらの差は出力インピーダン
スによるドロップ分として扱うことができるものであり
、実用上問題になることはない。
決まることになり、小ざな値になる。なお、負荷電流が
流れることにより、ダイオードＤ１ 、Ｑ４を流れる電
流が変化してダイオードＤ１とＱ２およびＱ３とＱ４の
バランスがくずれるが、これらの差は出力インピーダン
スによるドロップ分として扱うことができるものであり
、実用上問題になることはない。
また、アンプを使用しないので、簡単な構成で良好な直
線性が得られる。
線性が得られる。
また、出力部にカスコードトランジスタを用いることに
より高耐圧のトランジスタは２個のみでよく、さらに、
これらはベース接地で使用することになるので、比較的
低速のものを用いることができる。この場合、出力の振
幅はこれら出力トランジスタの耐圧のみで決定されるこ
とになり、大振幅が得やすい。
より高耐圧のトランジスタは２個のみでよく、さらに、
これらはベース接地で使用することになるので、比較的
低速のものを用いることができる。この場合、出力の振
幅はこれら出力トランジスタの耐圧のみで決定されるこ
とになり、大振幅が得やすい。
また、このようにカスコードトランジスタを用いること
により、他の高速性が要求される素子として比較的低耐
圧のものを用いることができ、低コスト化が図れる。
により、他の高速性が要求される素子として比較的低耐
圧のものを用いることができ、低コスト化が図れる。
また、出力電流に着目すると、最大でも■しか流れず、
本質的に電流リミッタ機能を有するものであり、出力は
保護されることになる。
本質的に電流リミッタ機能を有するものであり、出力は
保護されることになる。
（発明の効果）
以上説明したように、本発明によれば、比較的簡単な構
成で、デジタル半導体集積回路のテストに必要な特性を
有し、低コストのデジタル信号発生装置が実現できる。
成で、デジタル半導体集積回路のテストに必要な特性を
有し、低コストのデジタル信号発生装置が実現できる。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の要部の具体例を示す回路図、第３図は第２図の
動作状態説明図、第４図は従来の装置の一例を示すブロ
ック図である。 ＩＳ＋ 、ＩＳ２・・・電流源、ＨＬ・・・ハイレベ
ル設定電源、ＬＬ・・・ローレベル設定電源、Ｄｒ〜Ｄ
４・・・ダイオード。 第１図
第１図の要部の具体例を示す回路図、第３図は第２図の
動作状態説明図、第４図は従来の装置の一例を示すブロ
ック図である。 ＩＳ＋ 、ＩＳ２・・・電流源、ＨＬ・・・ハイレベ
ル設定電源、ＬＬ・・・ローレベル設定電源、Ｄｒ〜Ｄ
４・・・ダイオード。 第１図
Claims (1)
- ハイレベル設定電源と、出力電流の状態として０、Ｉ、
２Ｉの３状態がとれる第１の電流源と、出力電流の状態
として０、−Ｉ、−２Ｉの３状態がとれる第２の電流源
と、ローレベル設定電源と、アノードが第１の電流源の
出力端子に接続されカソードがハイレベル設定電源の出
力端子に接続された第１のダイオードと、アノードが第
１の電流源の出力端子に接続されカソードが装置の出力
端子に接続された第２のダイオードと、カソードが装置
の出力端子に接続されカソードが第２の電流源の出力端
子に接続された第３のダイオードと、アノードがローレ
ベル設定電源に接続されカソードが第２の電流源に接続
された第４のダイオードとで構成され、ハイレベル状態
では第１の電流源の出力電流を２Ｉにして第２の電流源
の出力電流を−Ｉにし、ローレベル状態では第１の電流
源の出力電流をＩにして第２の電流源の出力電流を−２
Ｉにし、ハイインピーダンス状態では第１、第２の電流
源の出力電流を０にすることを特徴とするデジタル信号
発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243835A JPS61120978A (ja) | 1984-11-19 | 1984-11-19 | デジタル信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59243835A JPS61120978A (ja) | 1984-11-19 | 1984-11-19 | デジタル信号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61120978A true JPS61120978A (ja) | 1986-06-09 |
| JPH0548433B2 JPH0548433B2 (ja) | 1993-07-21 |
Family
ID=17109647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59243835A Granted JPS61120978A (ja) | 1984-11-19 | 1984-11-19 | デジタル信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61120978A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6430461U (ja) * | 1987-03-20 | 1989-02-23 |
-
1984
- 1984-11-19 JP JP59243835A patent/JPS61120978A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6430461U (ja) * | 1987-03-20 | 1989-02-23 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0548433B2 (ja) | 1993-07-21 |
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